平面单元存储元件的硅化物膜制造方法技术

一种平面单元存储元件的硅化物膜的制造方法，其特征在于，包括以下步骤： 提供定义了平面单元阵列区和外围电路区的硅基片； 分别在所述基片的平面单元阵列区形成字线和位扩散层、在所述外围电路区板形成字线和源／漏结； 形成填平所述字线间的间隙填充绝缘膜； 去除所述外围电路区的间隙填充绝缘膜； 在所述整个基片形成绝缘膜； 干法蚀刻所述绝缘膜，直至露出所述字线表面和所述外围电路区的基片表面，在所述外围电路区的字线侧壁形成衬垫；以及 在所述平面单元阵列区的字线上部形成硅化物膜的同时，在所述外围电路区的字线上部和基片表面形成硅化物膜。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及平面单元存储元件的制造方法，特别是涉及通过采用高集成度设计规则，在除平面单元区的激活区之外的平面单元的字线上形成硅化物膜和在外围电路区的字线和激活区上形成硅化物膜，能够降低布线电阻的。
技术介绍
一般，掩模只读存储器作为一种非易失元件，利用元件制造工序中的遮掩工序，记录必要的信息。用于信息记录的遮掩工序可以在元件分离工序或者金属布线工序中进行，但大部分是在对存储单元的沟道区实施离子注入工序时进行的。此时，利用进行离子注入的单元与未进行离子注入的单元之间产生阈电压差来判断数据记录。为了提高工作速度，以便流过更多的单元电流，掩模只读存储器等的ROM具有平面单元(flat cell)结构。图1是展示通常平面单元结构的掩模只读存储器的配置布图，在掩模只读存储器的平面单元阵列区(A)，配置多个在行方向隔开预定间隔的N+埋置沟道BN+(Buried N+ channel)扩散层18，配置多个与BN+扩散层18交叉并且在列方向隔开预定间隔的字线28。而且，在掩模只读存储器的外围电路区(B)，形成BN+扩散层18以及与其接触的位线接触50。设定的附图标记10是硅基片的激活区，附图标记40是编码掩模区。这里，BN+扩散层18用于位线(bit line)用结(junction)和单元晶体管的源/漏结。而且，字线28的宽度构成存储单元的沟道宽度。这种平面单元结构的掩模只读存储器，存在覆盖存储单元阵列区整体的状态的元件分离膜，以代替在存储单元阵列区内的用于单元之间分离的硅的局部氧化LOCOS(Local oxidation of Silicon)或者浅沟槽隔离STI(ShallowTrench Isolation)那样的元件分离膜。而且，为了使单元晶体管的源/漏结使用BN+扩散层18，而相互不分离，采用在段选择区(即外围电路区)存在向BN+扩散层18的接触，取代在存储单元阵列区内不存在向BN+扩散层18的接触。由此，由于存储单元阵列区内无元件分离图形和接触，所以平面单元结构的掩模只读存储器能够制成存储单元的大小达到4F2(F是光刻法的最小线宽)程度的高度集成存储器。图2a至图2f展表示了图1的线a-a的剖面图，是表示根据现有技术的详细平面单元结构的掩模只读存储器的制造工序的工序图。首先，虽然图中未示出，但是在硅基片10的外围电路区(B)，通过通常的元件隔离(isolation)工序形成元件隔离膜之后，通过对硅基片整体离子注入，形成势阱(well)。此时，改变所述的元件隔离工序和势阱工序的顺序也没有关系。然后，如图2a所示，在硅基片10的平面单元阵列区(A)形成预定大小的感光膜图形16之后，以所述感光膜图形16作为掩模实施BN+离子注入工序。之后，如图2a所示，去除所述感光膜图形后，对基片进行全面的退火(アナリング)工序，形成BN+扩散层18和BN氧化膜20。此时，为了防止后续的BN+扩散层18结的损耗，并且减少与字线的结之间的寄生停电电容量，所述BN氧化膜20应该生长必要的厚度。随后，进行一系列的逻辑工序，但首先如图2c所示，在硅基片10的平面单元阵列区(A)形成栅氧化膜22，在所述栅氧化膜22上形成掺杂多晶硅膜24作为栅电极用的导电体物质。之后，在所述掺杂多晶硅膜24上形成硅化钨膜26。然后，如图2d所示，利用字线掩模(未示出)，分别蚀刻所述硅化钨膜26、掺杂多晶硅膜24和栅氧化膜22，形成平面单元的字线28。随后，如图2e所示，对所述所得物整体形成绝缘膜后，对所述绝缘膜进行蚀刻，在字线28的侧壁形成衬垫30。之后，虽然附图未示出，但在所述所得物的基片的平面单元阵列区(A)进行用于隔离单元的离子注入工序，在外围电路区(B)的硅基片10上，进行源/漏离子注入工序，形成BN+扩散层24之后，在平面单元阵列区(A)通过遮掩和离子注入工序对数据进行编码。然后，如图2f所示，对基片整体形成层间绝缘膜32后，蚀刻所述层间绝缘膜32，形成位线接触(未示出)和位线(未示出)。在这种现有技术的平面单元结构的存储元件中，由于BN+扩散层的电阻值大，所以表面电阻(sheet resistance)和接触电阻(contact resistance)高，元件速度下降。但是，为了防止所述速度下降，在字线上部形成硅化物膜，但是在BN+扩散层不形成硅化物膜。这是因为担心，在平面单元阵列区的BN+扩散层形成硅化物膜时，相邻BN+扩散层之间会产生短路。另一方面，虽然在迄今为止的0.35μm技术的平面单元制造工序中具有与逻辑工序的互换性，但是难以把目前的0.25μm或0.18μm以下的高集成度技术中采用的双栅极以及含有硅化物的逻辑工序适用在平面单元的制造工序中。这里，所谓双栅极工序，是利用作为字线物质的n-型掺杂多晶硅和p-型掺杂多晶硅两类物质，改善已有的利用n-型掺杂多晶硅的P-MOS特性。为了降低布线的电阻，硅化物工序在硅基片的激活区和字线上部同时形成硅化物膜。因此，在0.25μm或0.18μm以下的平面单元制造工序中，虽然适用双栅极和硅化物工序，但是要求在平面单元阵列区的BN+扩散层不形成硅化物膜，进行硅化物工序。
技术实现思路
本专利技术的目的在于解决已有技术的问题点，提供一种平面单元存储元件的硅化物膜的制造方法，该方法通过在基片整体上形成字线，采用硅化物防护膜保护除平面单元阵列区的字线之外的激活区的同时，露出全部字线上部和外围电路区的激活区，进行硅化物工序，由此能够提高高集成度元件的速度。为了实现上述目的，本专利技术的存储元件的硅化物膜的制造方法，其特征在于，包括以下步骤提供定义了平面单元阵列区和外围电路区的硅基片；分别在基片的平面单元阵列区形成字线和位扩散层、在外围电路区板形成字线和源/漏结；形成填平字线间的间隙填充绝缘膜；去除外围电路区的间隙填充绝缘膜；在整个基片形成绝缘膜；干法蚀刻绝缘膜直至露出字线表面和外围电路区的基片表面，在外围电路区的字线侧壁形成衬垫；以及在平面单元阵列区的字线上部形成硅化物膜的同时，在外围电路区的字线上部和基片表面形成硅化物膜。附图说明图1是现有技术的平面单元结构的掩模只读存储器的布图示意图。图2a到图2f是表示沿图1的线a-a的剖切面的工序剖面图。图3a到图3h是顺序表示根据本专利技术的平面单元结构的掩模只读存储器的硅化物膜制造工序的工序图。具体实施例方式以下，参照附图说明本专利技术的优选实施例。图3a到图3h是顺序表示根据本专利技术的平面单元结构的掩模只读存储器的硅化物膜制造工序的工序图。如图3a所示，根据本专利技术的平面单元结构的掩模只读存储器的硅化物膜的制作方法，通过通常的元件隔离工序，在基片100的外围电路区(B)形成元件隔离膜102后，对包含所述元件隔离膜102的整个基片进行离子注入，形成势阱(未示出)。另一方面，根据本专利技术，改变元件隔离工序和势阱工序的顺序也没有关系。然后，图中未示出，在基片的平面单元阵列区(A)实施BN+离子注入工序，进行退火工序，形成BN+扩散层和BN氧化膜。随后，如图3a所示，在所述基片上形成由栅氧化膜110、栅电极用的掺杂多晶硅膜112和蚀刻阻止膜114构成的平面单元的字线116。此时，虽然蚀刻阻止膜114与以后形成的间隙填充绝缘膜是具有蚀刻选择性的物质，本实施例中是利用氮化膜，其厚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种平面单元存储元件的硅化物膜的制造方法，其特征在于，包括以下步骤提供定义了平面单元阵列区和外围电路区的硅基片；分别在所述基片的平面单元阵列区形成字线和位扩散层、在所述外围电路区板形成字线和源/漏结；形成填平所述字线间的间隙填充绝缘膜；去除所述外围电路区的间隙填充绝缘膜；在所述整个基片形成绝缘膜；干法蚀刻所述绝缘膜，直至露出所述字线表面和所述外围电路区的基片表面，在所述外围电路区的字线侧壁形成衬垫；以及在所述平面单元阵列区的字线上部形成硅化物膜的同时，在所述外围电路区的字线上部和基片表面形成硅化物膜。2.根据权利...

【专利技术属性】
技术研发人员：韩昌勋，
申请(专利权)人：东部亚南半导体株式会社，
类型：发明
国别省市：