【技术实现步骤摘要】
本专利技术是关于一种静电放电保护机制，特别是有关于使用封装基板上的导线层(trace)来连接静电放电箝制电路(clamp circuit)以及被保护电路的一种覆晶封装集成电路的静电放电保护机制。随着集成电路(ICs)的脚位数增加，及输入/输出电路38的速度增加，覆晶封装技术(filp chip package)变得比较普遍。不像传统封装的集成电路，必须以金线接合(焊线，bonding wires)连接晶片上的接合垫(pad)与封装板。覆晶封装技术是使用锡铅凸块(solder bumps)来连接晶片上的接合垫与封装板。使用覆晶封装技术，接合垫可以直接地配置于输入/输出电路或核心电路之上，且于接合垫与封装板连接之后，只具有很小的寄生电阻和寄生电感。依着覆晶封装技术的好处，许多VDD或VSS接合垫可以直接配置于输入/输出电路或核心电路之上，使得信号完整度(signal integrity)以及电力分布得更好。在此架构下，配置VDD-to-VSS ESD箝制电路于中间位置变得很平常，若每个VDD-to-VSS ESD箝制电路仍然只能保护有限数目的邻近接合垫，使得此结...
【技术保护点】
【技术特征摘要】
1.一种覆晶封装集成电路的静电放电(ESD)保护机制，包括一第一导线层，位于一封装基板上；以及一晶片，包括一被保护电路，由形成于上述晶片上的一第一高压电源线及一第一低压电源线所供电；以及一ESD箝制电路(clamp circuit)，耦接于形成在上述晶片上的一第二高压电源线及一第二低压电源线之间；其中上述晶片上的上述第一、第二高压电源线是分开的，且于静电放电事件发生时，上述第一第一高压电源线会借由上述封装基板上的第一导线层，耦接至上述第二高压电源线。2.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD)保护机制，其中上述晶片上的第-、第二低压电源线是分开的，上述第一低压电源线会借由封装基板上的其他导线层，耦接至上述第二低压电源线。3.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD)保护机制，其中上述晶片上的第-、第二低压电源线是分开的，上述第一低压电源线于上述晶片封装完成后，并不会与上述第二低压电源线耦接。4.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD)保护机制，其中上述被保护电路为一输入/输出电路。5.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD)保护机制，其中上述被保护电路为一核心电路。6.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD)保护机制，其中上述第一、第二高压电源线以及上述第一、第二低压电源线会藕接至形成有锡铅凸块的第一、第二高压接合垫以及第一、第二低压接合垫。7.根据权利要求1所述的覆晶封装集成电路的静电放电(ESD...
【专利技术属性】
技术研发人员：柯明道，罗文裕，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。