在CMOS集成电路中的最低电位为共模电平的模拟信号输入管脚的静电保护方法技术

本发明专利技术公开了一种最低电位为共模电平的模拟信号输入管脚的静电保护方法，其特征在于：该方法包括由一个ＰＭＯＳ（ＭＰ），两个电阻Ｒ１和Ｒ２，一个电容Ｃ，一个电源到地的泄放电路共同组成保护电路，电阻Ｒ２设置于输入管脚与内部电路之间，所述电容Ｃ的一端分别连接输入管脚及电阻Ｒ２，所述电容Ｃ的另一端分别连接电阻Ｒ１及ＰＭＯＳ（ＭＰ）。所述的ＣＭＯＳ集成电路中阱（Ｗｅｌｌ）和衬底（Ｓｕｂｓｔｒａｔｅ）形成的电源和地之间设置有寄生二极管。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于在CMOS集成电路中对共模点低于电路中最低电位的模拟信号输入管脚的静电保护方法，尤指对以。
技术介绍
一般而言，对于通常的CMOS工艺来说，用此工艺生产出的芯片所用的电源是最低电平GND和最高电平VDD(根据工艺的不同一般有1.8V、2.5V、3.3V、5V等)。如图1所示为公知的输入管脚静电保护电路，它是由两个二极管D1，D2，一个电阻R和一个电源到地的泄放通道(泄放电路)共同组成。对于此种电路来说，当有对电源VDD为正电荷的静电施加到输入管脚时，D1正向导通，正电荷直接从D1泄放到电源VDD上；当有对电源VDD为负电荷的静电施加到输入管脚时，D2正向导通，把负电荷引至地(GND)，再通过电源到地的泄放通道(泄放电路)，把负电荷泄放到电源VDD上。同样地，当有相对于地GND为负电荷的静电施加到输入管脚时，D2正向导通，负电荷直接从D2泄放到地GND上；当有对地GND为正电荷的静电施加到输入管脚时，D1正向导通，把正电荷引至电源(VDD)，再通过电源到地的泄放通道(泄放电路)，把正电荷泄放到地GND上。电阻R起到阻隔管脚和内部电路的作用。如果这些保护电路自身足够强壮，并且反应足够快，则外部施加的高压静电并不会对内部电路造成破坏。在CMOS工艺的集成电路中，图1所示的二极管D1和D2为与CMOS工艺兼容的二极管。为了使其反应更快，对静电荷的泄放能力更高，一般采用如图2所示的公知的输入管脚静电保护电路，它把二极管D1，D2换成了PMOS(MP)和NMOS(MN)，图中的DP和DN分别是MP和MN的寄生二极管。这样，除了DP和DN的存在以外，在相应静电压下，MP和MN所形成的沟道也能泄放静电荷，从而提升其保护能力。由于静电保护电路以不能影响IC的正常工作为前提。当系统设计需要以地(0V)作为输入信号的共模点时，公知的输入管脚静电保护电路就会影响到IC的正常工作。因为当输入信号的电平处于0V以下时，图1中的D2或图2中的DN的存在会使输入信号发生钳位，从而影响到正常的功能实现。所以必须对公知的保护电路进行改进。
技术实现思路
本专利技术的目的就是提供一种。进一步说，本专利技术的目的就是针对公知的保护电路不能使用在低于电路中最低电位的信号输入管脚而提出的改善方法。图3所示即是一个经过改进的CMOS集成电路的输入管脚保护电路，它可以实现对输入管脚的静电保护功能，同时不影响当输入信号的电平低于0V时电路的正常工作。它由一个PMOS(MP)，两个电阻R1和R2，一个电容C，一个电源到地的泄放电路共同组成，图中的DP是MP的寄生二极管，D1是CMOS集成电路中阱(Well)和衬底(Substrate)形成的处于电源和地之间的寄生二极管。当使用此保护电路的集成电路正常工作时，即使在输入管脚上施加低于0V的信号，MP的栅源电压(VGS)还是等于零，不会导通，电容C相当于输入信号的负载电容，它们都不会影响该集成电路的正常工作。当有对电源VDD为正电荷的静电施加到输入管脚时，DP正向导通，正电荷直接从输入管脚泄放到电源VDD上；当有对电源VDD为负电荷的静电施加到输入管脚时，因为电容C两端的电压不能突变，使得MP的栅极瞬间往负方向跳变，再由R1给电容C充电，将其逐渐拉回至VDD的电位。在此期间，MP的栅源电压(VGS)小于其阈值电压(VTP)，从而形成沟道，把输入管脚的负电荷直接泄放到电源VDD上。同样地，当有相对于地GND为正电荷的静电施加到输入管脚时，DP正向导通，把正电荷引至电源(VDD)，再通过电源到地的泄放电路，把正电荷泄放到地GND上。当有对地GND为负电荷的静电施加到输入管脚时，同样因为电容C两端的电压不能突变，使得MP的栅极瞬间往负方向跳变，再由R1给电容C充电，将其逐渐拉回至VDD的电位。在此期间，MP的栅源电压(VGS)小于其阈值电压(VTP)，从而形成沟道，把输入管脚的负电荷引至电源(VDD)，再通过D1，把负电荷泄放到地GND上。电阻R2起到阻隔管脚和内部电路的作用。通过这样泄放施加在输入管脚的静电荷，从而达到了保护内部电路的目的。附图说明图1为公知的输入管脚静电保护电路图。图2为公知的CMOS集成电路输入管脚静电保护电路图。图3为本专利技术所要说明的经过改进的CMOS集成电路输入管脚静电保护电路图。具体实施例方式本专利技术就是针对公知的保护电路不能使用在低于电路中最低电位的信号输入管脚而提出的改善方法。图3所示即是一个经过改进的CMOS集成电路的输入管脚保护电路，它可以实现对输入管脚的静电保护功能，同时不影响当输入信号的电平低于0V时电路的正常工作。它由一个PMOS(MP)，两个电阻R1和R2，一个电容C，一个电源到地的泄放电路共同组成，图中的DP是MP的寄生二极管，D1是CMOS集成电路中阱(Well)和衬底(Substrate)形成的处于电源和地之间的寄生二极管。当使用此保护电路的集成电路正常工作时，即使在输入管脚上施加低于0V的信号，MP的栅源电压(VGS)还是等于零，不会导通，电容C相当于输入信号的负载电容，它们都不会影响该集成电路的正常工作。当有对电源VDD为正电荷的静电施加到输入管脚时，DP正向导通，正电荷直接从输入管脚泄放到电源VDD上；当有对电源VDD为负电荷的静电施加到输入管脚时，因为电容C两端的电压不能突变，使得MP的栅极瞬间往负方向跳变，再由R1给电容C充电，将其逐渐拉回至VDD的电位。在此期间，MP的栅源电压(VGS)小于其阈值电压(VTP)，从而形成沟道，把输入管脚的负电荷直接泄放到电源VDD上。同样地，当有相对于地GND为正电荷的静电施加到输入管脚时，DP正向导通，把正电荷引至电源(VDD)，再通过电源到地的泄放电路，把正电荷泄放到地GND上。当有对地GND为负电荷的静电施加到输入管脚时，同样因为电容C两端的电压不能突变，使得MP的栅极瞬间往负方向跳变，再由R1给电容C充电，将其逐渐拉回至VDD的电位。在此期间，MP的栅源电压(VGS)小于其阈值电压(VTP)，从而形成沟道，把输入管脚的负电荷引至电源(VDD)，再通过D1，把负电荷泄放到地GND上。电阻R2起到阻隔管脚和内部电路的作用。通过这样泄放施加在输入管脚的静电荷，从而达到了保护内部电路的目的。综上所述，本专利技术之目的和实现思想已经被详细揭示，说明了本专利技术在对信号电平较电路中最低电平还低的输入管脚的静电保护的具体实现上，极具使用价值，且为目前市面上所未见。以上所述，仅为本专利技术的一个实例而已，不能由此而限定本专利技术所实施之范围。即大凡依本专利技术申请权利要求范围内所做之变化与修饰，(例如仅改动所用器件的尺寸，或者进行器件类型之间的等效互换，或者在此基础上添加一些与静电保护并无关系的器件等等)，皆应仍属于本专利技术权利所要求涵盖之范围。本文档来自技高网...

【技术保护点】
最低电位为共模电平的模拟信号输入管脚的静电保护方法，其特征在于：该方法包括由一个ＰＭＯＳ（ＭＰ），两个电阻Ｒ１和Ｒ２，一个电容Ｃ，一个电源到地的泄放电路共同组成保护电路，电阻Ｒ２设置于输入管脚与内部电路之间，所述电容Ｃ的一端分别连接输入管脚及电阻Ｒ２，所述电容Ｃ的另一端分别连接电阻Ｒ１及ＰＭＯＳ（ＭＰ）。

【技术特征摘要】
1.最低电位为共模电平的模拟信号输入管脚的静电保护方法，其特征在于该方法包括由一个PMOS(MP)，两个电阻R1和R2，一个电容C，一个电源到地的泄放电路共同组成保护电路，电阻R2设置于输入管脚与内部电路之间，所述电容C的一端分别连接输入管脚及电阻R2，所述电容C的另一端分别连接电阻R1及PMOS(MP)。2.根据权利要求1所述的最低电位为共模电平的模拟信号输入管脚的静电保护方法，其特征在于所述的CMOS集成电路中阱(Well)和衬底(Substrate)形成的电源和地之间设置有寄生二极管。3.根据权利要求1所述的最低电位为共模电平的模拟信号输入管脚的静电保护方法，其特征在于当使用此保护电路的集成电路正常工作时，即使在输入管脚上施加低于0V的信号，MP的栅源电压(VGS)还是等于零，电容C相当于输入信号的负载电容，当有对电源VDD为正电荷的静电施加到输入管脚时，DP正向导通，正电荷直接从输入管脚泄放到电源VDD上，当有对电源...

【专利技术属性】
技术研发人员：丁然，
申请(专利权)人：珠海炬力集成电路设计有限公司，
类型：发明
国别省市：44[中国|广东]