检测半导体元件中位元线偏移的测试元件及测试方法技术

本发明专利技术公开了一种用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件及测试方法，该测试元件设置于切割道上，包括一第一、第二长条型位元线接点，各具有一外侧边以及两端；一第一、第二位元线，该第一位元线完全覆盖该第一长条型位元线接点，该第二位元线完全覆盖该第二长条型位元线接点，以及一第一至第四导电插塞，分别设置于该第一位元线两端上方，以及设置于该第二位元线两端上方，各与底下的该位元线接触；通过判断第一和第二导电插塞之间的第一电阻值与第三及第四导电插塞之间的第二电阻值，判断该测试元件中位元线与位元线接点的重叠是否产生偏移。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体测试元件(test key)及测试方法，特别是有关于一种检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件及其方法。
技术介绍
沟槽电容器为一种动态随机存取存储器(dynamic random access memory，简称DRAM)中常见的电容器结构，其形成于半导体的硅基底中，并通过增加沟槽电容器在半导体硅基底中的深度可以增加其表面积，以增加其电容量。图1a、图1b所示是传统的沟槽电容器的布局图。沟槽电容器10配置在路过字元线(passing word line)12下方。电晶体14经扩散区18电性耦接至沟槽电容器10的储存节点16。另一扩散区20连接至位元线接点22，而位元线接点22则连接至位元线13(如图1b所示)，以借助电晶体14来读取或写入至储存节点16。电晶体14借助字元线12来驱动。当电压施加至字元线12时，字元线12下方的通道会导通，而于两扩散区18和20之间产生电流并流入或流出储存节点16。因此，若位元线接点22的光罩与位元线13的光罩未对准时，会造成位元线接触到非想要的位元线接点，使得存储单元产生漏电流或存储单元无效，因而造成制造合格率的下降。因此，若能控制位元线接点的光罩与位元线光罩的对准误差在可允许的范围内，则可提高存储单元的可靠度及制造的合格率。
技术实现思路
本专利技术的目的在于提供一种可检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试方法。此外，本专利技术的另一目的在于提供一种可检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件。为了实现上述目的，本专利技术提供了一种用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，设置在一晶片的切割道中。该测试元件包括一主动区，设置于该切割道中；一第一、第二长条型位元线接点，平行设置于该主动区上，其长度小于该主动区；一第一、第二位元线，设置于主动区之上，该第一位元线完全覆盖该第一长条型位元线接点，并具有一第一侧边对齐于该第一长条型位元线接点的一外侧边，该第二位元线完全覆盖该第二长条型位元线接点，并具有一第二侧边对齐于该第二长条型位元线接点的一侧边；以及第一至第四导电插塞，分别设置于该第一位元线两端上方，以及设置于该第二位元线两端上方，各与底下的该位元线接触。本专利技术同时还提供了一种检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试方法，首先提供一基底，该基底至少具有一切割道和一存储器区；在该基底的该切割道形成一测试元件，并同时在该基底的该存储器区形成多个存储单元，其中该测试元件包括一主动区，设置于该切割道中；一第一、第二长条型位元线接点，平行设置于该主动区上，其长度小于该主动区，各具有一外侧边以及两端；一第一、第二位元线，设置于主动区之上，该第一位元线完全覆盖该第一长条型位元线接点，并具有一第一侧边对齐于该第一长条型位元线接点的外侧边，该第二位元线完全覆盖该第二长条型位元线接点，并具有一第二侧边对齐于该第二长条型位元线接点的外侧边；以及第一至第四导电插塞，分别设置于该第一位元线两端上方，以及设置于该第二位元线两端上方，分别与底下的该位元线接触。接着借助该第一位元线上方的该第一、第二导电插塞测量得一第一电阻值。然后，通过该第二位元线上方的该第三、第四导电插塞测量得一第二电阻值。根据该第一与该第二电阻值，判断该测试元件中位元线与长条型位元线接点的重叠是否产生偏移。最后，通过该测试元件上的位元线与位元线接点的重叠是否产生偏移，判别该存储器区的位元线与位元线接点的重叠是否产生偏移。由于当光罩偏移时，无论是存储器区或是切割道上的测试元件均会产生一致的偏移，因此，借助切割道上的测试元件，可以反应出记忆区中的字元线与字元线接点间是否产生重叠偏移的状况。通过测试元件上的位元线与位元线接点的重叠是否偏移，来估算存储器区的多个存储单元中的位元线与位元线接点重叠偏移程度。此外，本专利技术的测试元件与测试方法，将测试元件设置于切割道上，可以同步与存储器区进行相同的工艺制造过程，监控位元线与位元线接点的重叠是否产生偏移，且避免占据存储器区的空间。下面结合附图和具体实施方式对本专利技术作进一步说明。附图说明图1a、图1b是传统的具有沟槽电容器的DRAM布局图；图2是本专利技术的检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件的布局图；图3是图2中测试元件沿线段A-A’的剖面图；图4是本专利技术的测试元件的一示意图；图5是图4中测试元件沿线段B-B’的剖面图。具体实施例方式如图2及图3所示，是本专利技术的一具体实施例。其中图2是本专利技术中用以检测一动态随机存取存储器的检测位元线(bit line)与位元线接点(bit linecontact)的重叠偏移的测试元件的布局图，其中测试元件是设置于晶片的切割道中。图3是图2沿线段B-B’的剖面图。首先在一晶片100的切割道区域160上，以浅沟槽28隔离的方式，定义出一主动区181，其中该主动区的宽度大体为2微米左右，而该主动区的长度大体为300微米左右。接着，平行设置一第一、第二长条型位元线接点221、222于主动区181内，其中第一、第二长条型位元线接点长度会小于该主动区181的长度，第一、第二长条型位元线接点的宽度W大体为0.2微米，且该位元线接点的长度L大体为290微米。另外，第一长条型位元线接点221具有一外侧边S221，而第二长条型位元线接点222具有一外侧边S222，举例来说，第一、第二长条型位元线接点221、222，是由多晶硅材料所构成。设置一第一、第二位元线131、132于主动区181之上，该第一位元线131完全覆盖该第一长条型位元线接点221，并具有一第一外侧边S131对齐于该第一长条型位元线接点221的外侧边S131，该第二位元线132完全覆盖该第二长条型位元线接点222，并具有一第二外侧边S132对齐于该第二长条型位元线接点222的外侧边S222；其中该第一、第二位元线131、132的长度大于该第一、第二长条型位元线接点221、222的长度，以及主动区181的长度。举例来说，第一、第二位元线的长度大体为310微米左右，且宽度分别为W+ΔW1、W-ΔW2大体为0.5微米左右，其中，ΔW2由于与ΔW1方向相反，故ΔW2本身为负值；第一、第二位元线131、132，是由钨(tugsten)所构成。另外，分别设置第一至第四导电插塞CS1-CS4，设置于该第一位元线131两端上方以及该第二位元线132两端上方，分别与底下的该位元线131、132接触。一般来说，第一导电插塞CS1和第二导电插塞CS2之间，可以测量到一第一电阻值R1，而第三导电插塞CS3和第四导电插塞CS4之间，可以测量得到一第二电阻值R2。第一、第二电阻值R1、R2分别符合数学式(1)和(2)R1＝RM0*(L/(W+W1))； (1)R2＝RM0*(L/(W-W2))； (2)其中，RM0是第一、第二位元线131、132的单位面积的电阻值。上述式(1)及式(2)可分别改写成W1＝(RM0*L-R1*W)/R1＝L*(RM0/R1)-W；(3)W2＝(R2*W-RM0*L)/R2＝W-L*(RM0/R2)；(4)将(3)和(4)相加，则可得到W1+W2＝L*(RM0/R1本文档来自技高网...

【技术保护点】
一种用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，设置于切割道上，其特征在于，该测试元件包括： 一主动区，设置于该切割道中； 一第一、第二长条型位元线接点，平行设置于该主动区上，其长度小于该主动区的长度，各具有一外侧边以及两端； 一第一、第二位元线，设置于主动区内，该第一位元线完全覆盖该第一长条型位元线接点，并具有一第一外侧边对齐于该第一长条型位元线接点的外侧边，该第二位元线完全覆盖该第二长条型位元线接点，并具有一第二外侧边对齐于该第二长条型位元线接点的外侧边；以及 一第一至第四导电插塞，分别设置于该第一位元线两端上方，以及设置于该第二位元线两端上方，分别与底下的该位元线接触。

【技术特征摘要】
1.一种用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，设置于切割道上，其特征在于，该测试元件包括一主动区，设置于该切割道中；一第一、第二长条型位元线接点，平行设置于该主动区上，其长度小于该主动区的长度，各具有一外侧边以及两端；一第一、第二位元线，设置于主动区内，该第一位元线完全覆盖该第一长条型位元线接点，并具有一第一外侧边对齐于该第一长条型位元线接点的外侧边，该第二位元线完全覆盖该第二长条型位元线接点，并具有一第二外侧边对齐于该第二长条型位元线接点的外侧边；以及一第一至第四导电插塞，分别设置于该第一位元线两端上方，以及设置于该第二位元线两端上方，分别与底下的该位元线接触。2.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的第一导电插塞和该第二导电插塞之间用以测得一第一电阻值，以及该第三导电插塞和该第四导电插塞之间用以测得一第二电阻值。3.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的第一、第二长条型位元线接点的宽度均相等。4.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的第一、第二位元线的宽度均相等，且大于该第一、第二长条型位元线接点的宽度。5.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的第一、第二位元线的长度大于该第一、第二长条型位元线接点和该主动区的长度。6.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的主动区的宽度为2微米，而该主动区的长度为300微米。7.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所述的第一、第二长条型位元线接点的宽度为0.2微米，且该位元线接点的长度为290微米。8.如权利要求1所述的用于检测半导体元件中位元线与位元线接点的重叠是否产生偏移的测试元件，其特征在于，所...

【专利技术属性】
技术研发人员：吴铁将，黄建章，丁裕伟，姜伯青，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]