低介电常数材料的表面处理方法技术

本发明专利技术涉及一种低介电常数材料的表面处理方法，包括下列步骤：沉积一低介电常数材料于一半导体基底上而形成一介电层；以及施行一氢气的电浆处理程序，以降低介电层的介电常数。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是涉及半导体制造技术，且特别是涉及一种低介电材料的表面处理方法，其可提高崩溃电压而有较佳的可信赖度，并且可降低介电常数。
技术介绍
随着集成电路日趋精密与复杂化，为了能够在有限的晶片表面上制作足够的金属内连线，目前大多采用多层内连线的立体架构方式，以完成各个元件的连接，并以金属间介电层(IMDInter-Metal Dielectrics)来作为隔离各金属内连线的介电材料。在现有技术中用来作为金属间介电层的材料包括有电浆氧化硅(PE-OX；plasma enhanced oxide)、电浆四乙氧基硅玻璃(PE-TEOS；plasma enhanced tetraethyl orthosilicate glass)、旋涂式玻璃、低介电常数的介电材(如Dow-Coring公司生产的FOx-15)等。近年来，为配合元件尺寸缩小化的发展以及提高元件操作速度的需求，具有低电阻常数和高电子迁移阻抗的铜金属，已逐渐被应用来作为金属内连线的材质，取代以往的铝金属制造技术。其中配合铜金属的镶嵌式(Cu damascene)内连线技术不仅可达到内连线的缩小化，同时也解决了金属铜蚀刻不易的问题，因此已成为现今多重内连线主要的发展趋势。另一方面，为了将金属间介电层的电容尽可能的降低，目前已使用如氟掺杂氧化层(FSQ)、氢掺杂氧化层(HSQ，hydrogert silses-quioxane)、甲基掺杂气化层(MSQ；methylsilsesquioxane)等低介电常数的材料来作为金属间介电层，以减少串音(crosstalk)与RC时间延迟。一般现有在基底或半导体元件上的低介电常数材料介电层之上，会以氨气(NH3)的电浆处理程序，以除去后续步骤可能产生的氧化铜(CuO)，然而此种处理同时会使低介电常数材料受到氨气电浆的损伤，甚至会有附着力较差的问题发生。上述的氨气电浆处理程序使低介电常数材料介电层表面发生损伤的问题，亟待提出有效的改善之道。
技术实现思路
本专利技术的主要目的就是提供一种，不但可达到氨气电浆处理程序的效果，除去氧化铜，使杂质减少而提高金属间介电层的崩溃电压(breakdown voltage)，因此缩短与产品可靠度(reliability)相关的依时性介电崩溃(time-dependent dielectric breakdown)，还具有降低介电常数材料介电层的介电常数的优点。为达上述目的，本专利技术提供一种，其步骤主要包括沉积一低介电常数材料于一半导体基底上而形成一介电层；以及施行一氢气的电浆处理程序。上述电浆处理程序是以电浆化学气相沉积法或高密度电浆化学气相沉积法施行。本专利技术还提出一种，其特征在于借由上述电浆处理程序而除去氧化铜，提高崩溃电压，得到可靠度高的产品，该制造技术包括下列步骤沉积一低介电常数材料于一半导体基底上而形成一介电层；定义一开口于介电层中；沉积一铜金属层于介电层上，并填满上述开口；以化学机械研磨法去除上述开口以外的铜金属层；以及施行一氢气的电浆处理程序，以除去介电层或铜金属层表面的氧化铜，并降低介电层的介电常数。本实施例是根据本专利技术的方法应用在镶嵌结构的铜金属内连线制造技术上，以下仅以单镶嵌制造技术为例进行说明，但熟悉此技术者亦可应用在双镶嵌制造技术上。附图说明为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下图1A-1F为一系列剖面图，用以说明本专利技术一较佳实施例的镶嵌式铜制造技术。具体实施例方式请参照图1A，其显示本实施例的起始步骤。标号100的部分，可包括数层金属内连线与数个电性上相互连接的半导体元件，如MUS电晶体、电阻、逻辑元件等，为简化附图起见，金属间介电层102以下的半导体基底与积体电路元件仅以标号100代表。介电层102代表一低介电层常数的介电材料，通常是掺碳或掺氢的氧化硅(SiOC:H)类介电材料，例如氢掺杂氧化层(HSQ；hydrogen silses-quioxane)、甲基掺杂氧化层(MSQ；methyl silsesquioxane)、氢掺杂聚氧化层(H-PSSQ；hydrio polysilsesquioxane)、甲基掺杂聚氧化层(M-PSSQ；methylpolysilsesquioxane)、苯基掺杂聚氧化层(P-PSSQ；phenyl polysilsesquioxane)、掺氟聚对二甲苯醚(FLARE；Allied Signal或Microwave Materials产制)、芳香族碳氢化合物(SiLK；Dow Cbemical产制)、干凝胶(Xerogel)、超微孔玻璃(Nanoglass)、及聚芳烯醚-2(PAE-2)等。上述材料的介电常数一般在3左右，但范围可介于1-4之间。此介电层可以化学气相沉积(CVD)，或是以旋涂(spin coating)的方式沉积在基底上，然后经过固化(curing)形成如图中所示的介电膜。请参照图1B，接着依照传统镶嵌式制造技术，先利用微影与蚀刻程序在介电层102中定义出金属内连线的介层窗。请参照图1C，再度以微影与蚀刻程序定义出金属内连线的沟道，然后进行全面性的沉积，以在内连线沟道与介层窗的底部与侧壁形成一金属阻障层104。此阻障层104可帮助后续金属的附着并防止其扩散，对铜而言，适当的扩散阻障层材料包括钽(Ta)，氮化钽(TaN)，氮化钨(WN)，或是现有制造技术中常用的氮化钛(TiN)等。请参照图1D，接着，以化学气相沉积法(CVD)、物理气相沉积法(PVD)，或电镀沉积法(Electroplating)在阻障层104上沉积铜金属层106，并使其填满前述的内连线沟道与介层窗。较佳者，可利用离子化金属电浆(IMP)先在基底上沉积一层厚约300-1500埃的晶种层，然后再以电镀法完成铜导电层的沉积。通常阻障层与晶种层的沉积程序可在多腔反应室(cluster chamber)的不同腔中依序完成而不破真空，借以提高制造技术的可靠度与产能。接下来，请参照图1E，完成阻障层104与铜金属层106的沉积后，以化学机械研磨法进行平坦化，将内连线沟道以外的铜金属层106与阻障层104去除，研磨的过程包括铜金属的研磨、阻障层的研磨、以及最后一道氧化物抛光(oxide buffing)的手续，其中各阶段是使用不同的研磨浆液。本专利技术于化学机械研磨后的低介电常数的介电层102表面施行一氢气的电浆处理程序107，上述电浆处理程序的处理条件如下处理时间介于1-40秒之间，以10秒为佳；处理温度介于20-500℃之间，以400℃为佳；处理时的气体流速介于100-2000sccm之间，以660sccm为佳；处理压力介于1T-7T之间，以4T为佳；操作功率介于50-3000W之间，以600W为佳。且上述电浆处理程序是以电浆化学气相沉犊法或高密度电浆化学气相沉积法施行。之后，再覆以上盖氮化层108，即可得到图1F所示的结构。本专利技术方法的氢气电浆处理程序具有以下优点，1)氢气电浆处理程序的还原能力优于氨气的电浆处理程序，可以还原氧化铜而得到较为纯的铜，2)由于使金属间介电层与铜导线的氧化铜还原，同时可提高崩溃电压，因，而得以缩短与产品可靠度(reliability)相关的依时性介电崩溃(ti本文档来自技高网...

【技术保护点】
一种低介电常数材料的表面处理方法，其特征在于，包括下列步骤：　　　　沉积一低介电常数材料于一半导体基底上而形成一介电层；以及　　　　对该介电层施行一氢气的电浆处理程序，以降低介电层的介电常数。

【技术特征摘要】
1.一种低介电常数材料的表面处理方法，其特征在于，包括下列步骤沉积一低介电常数材料于一半导体基底上而形成一介电层；以及对该介电层施行一氢气的电浆处理程序，以降低介电层的介电常数。2.如权利要求1所述的低介电常数材料的表面处理方法，其特征在于所述的低介电常数材料是以化学气相沉积法或旋涂方式沉积在基底上。3.如权利要求1所述的低介电常数材料的表面处理方法，其特征在于所述的电浆处理程序是以电浆化学气相沉积法或高密度电浆化学气相沉积法施行。4.一种低介电常数材料的表面处理方法，其特征在于，包括下列步骤沉积一低介电常数材料于一半导体基底上而形成一介电层；定义一开口于该介电层中；沉积一铜金属层于该介电层上，并填满上述开口；以化学机械研磨法去除该开口以外的铜...

【专利技术属性】
技术研发人员：黎丽萍，包天一，章勋明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]