一种电可擦除可编程存储单元，包括： 用于在编程期间存储电荷载流子的浮置栅装置； 在编程期间通过向浮置栅装置注入由外界引入的电荷载流子而执行编程的编程装置； 在擦除的过程中用于将存储于浮置栅装置中的电荷载流子向外排放的擦除装置； 在编程期间控制由编程装置向浮置栅提供的电荷载流子量的控制装置；及 在编程期间校验由编程栅提供的电荷载流子量的校验装置，其中校验装置是晶体管，其栅电极对应于浮置栅、沟道区、源极以及漏极。（*该技术在2017年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一非易失性存储装置。
技术介绍
为跟上非易失性存储单元例如闪速EEPROM和闪速存储卡应用的发展步伐，需要对这些非易失性存储单元进行研究与开发。通常，在使用非易失性半导体存储装置例如EEPROM和闪速EEPROM作为海量存储介质时，其缺点是很难克服存储器的高的每位价格。并且，为使非易失性存储器应用于便携式产品上，需要有低功率消耗的非易失性存储芯片。为降低每位价格，正在进行关于多位存储单元的积极研究。传统的非易失性存储器的存储密度对于存储单元的数量来说是采用一对一的方式。多位单元在一个存储单元内可存储两位或多位，因此提高了在相同芯片面积上数据的存储密度而不降低存储单元的尺寸。为实现多位单元，在每一存储单元上必须编程三个以上的阈值电压。例如，为了使每一单元存储两位数据，各单元必须进行22次即4次阈值电平编程。这里，4个阈值分别对应于逻辑状态00，01，10和11。在多级编程中，最基本的问题是各阈值电平具有一统计分布值，该分布值约为0.5V。当通过精确调节各阈值而降低分布值时，可进行多级编程，这就进一步增大了每一单元的位数。为降低电压分布值，有一种通过反复编程与校验的编程方法。按照这一方法，为了在所需的阈值下编程非易失性存储单元，向该单元施加一系列电压脉冲。为校验是否有一单元到达所需的阈值，在各编程电压脉冲之间执行一读取操作。在校验中，当校验的阈值到达所需的阈值时，停止编程。对于这种反复编程与校验的方法，由于编程电压有限的脉冲宽度，很难减少阈值分布错误产生。此外，由一附加电路执行反复编程与校验算法，这就增大了芯片的周边电路的区域。而且，反复的运算方法延长了编程时间。为了克服此类缺陷，SunDisk有限公司的R.Cernea在1996年6月6日授权的美国专利5422842中提出了一种同步编程与校验的方法。图1a示出了由Cernea提出的非易失性存储器的符号与电路图。如图1a所示，该非易失性存储单元包括一控制栅1、一浮置栅2、一源极3、一沟道区4、及一漏极5。当向控制栅1与漏极5施加足以编程的电压时，在漏极5与源极3之间流过一电流。该电流与一参考电流相比较，并且当该电流到达等于或小于该参考电流的值时，产生一编程结束信号。上述过程示于图1b。与现有技术中相同时间内的编程相比，编程状态的自动校验可抵消因反复编程校验的缺点。但是，R.Cernea既未指出采用独立的编程栅进行编程操作，也未指出采用其中编程电流与检测(或校验)电流的途径是完全独立的结构。此外，施加于存储单元控制栅上的电压不调节阈值。因此，分别优化编程与检测操作是困难的。由于编程电流与监控电流相互不独立，因此难以直接控制单元的阈值电压。而且，1991年8月27日批准的美国专利5043940公开了一种多级编程传导方法，其中施加于存储单元每一端子上的电压是固定的而各级的参考电流则是变化的。在这些方法中，如图1b所示，用于检测的参考电流与单元阈值电压之间的关系既不是显式的也不是线性的。因此，如前述现有技术中的电流控制式编程方法具有不易直接与有效地进行各级控制的缺点。为消除这些问题，该专利技术人提出了一种电压控制式编程方法，其中通过向单元的控制栅施加电压而可精确地控制该单元的阈值电压(美国专利申请08/542651)。按照这一方法，单元阈值电压的变化精确地对应于控制栅电压的变化。因此，可极理想地调节阈值电压。同时，可按照浮置栅在沟道区中的位置将EEPROM闪速EEPROM的单元结构分成两类。一类是简单的叠栅(Simple Stacked gate)结构，其中浮置栅全部覆盖沟道区；而另一类是分离沟道(Split Channel)结构，其中浮置栅仅覆盖源极与漏极之间沟道区的一部分。其上不带浮置栅的沟道区称为一选择晶体管，彼此串接的该选择晶体管与浮置栅晶体管包括一存储单元。根据选择晶体管形成的方法分离沟道式单元也分成两类。在一种合并式分离栅单元中，浮置栅晶体管的控制栅极与选择晶体管的栅极集成为一个，而一分离栅式单元中，浮置栅晶体管的控制栅极与选择晶体管的栅极彼此分开。引入选择晶体管以防止过擦除的问题并使无接触虚拟接地阵列的形成更容易。此外，引入分离栅单元使从源极侧注入热电子更容易。图2a示出了传统的简单的叠栅型非易失性存储单元的简图，而图2b则示出了传统的分离沟道型非易失性存储单元的简图。图2a与2b示出了带有擦除与编程处理的传统非易失性存储单元的结构。在图2a中，标号6表示一控制栅，7表示一浮置栅，8表示一源极，9表示一漏极，10表示一沟道区。在图2b中，标号13表示一控制栅，14表示一浮置栅，15表示一源极，16表示一漏极，17表示一沟道区，18表示用于擦除的栅极。参照图2b，由于擦除栅18在编程操作中不是必须的，因此图2a与2b所示的每一传统单元实际上成为与双聚栅结构相同的结构。总而言之，在迄今为止的所有现有技术中，由于仅由控制栅极源极和/或漏极进行编程，要分离一存储单元内编程电流与校验(检测)电流通路是困难的，这就造成难以直接和有效地进行多级控制的缺点。分离沟道单元采用热电子注入机制作为编程方法，其中合并式分离栅单元采用漏极侧热电子注入机制，而分离栅单元采用源极侧热电子注入机制。同其它EEPROMS一样，对于擦除来说，采用FN-隧道技术。采用热电子注入机制的分离沟道单元其编程操作比隧道操作要消耗更多的能量。而且，合并式分离栅单元在向漏极区完成两次不同类型的离子注入以更好地进行热载流子注入时具有困难，而分离栅单元在选择晶体管与浮置栅晶体管之间优化氧化膜的厚度以更好地进行热载流子注入以及防止因氧化膜裂解而造成读取电流的降低时也具有困难。在传统的分离沟道单元中，通过邻近于一沟道的栅氧化膜注入热载流子完成电子注入(编程＝数据记录)，而电子擦除(去除数据)是或者通过第三栅或控制栅，或者通过邻近一沟道的栅氧化膜来完成的。由于已存有信息的非易失性存储装置采用一编程栅以及一栅氧化膜进行擦除，则栅氧化膜的厚度必须形成为10nm或低于10nm，由此需要一附加的处理来形成高纯度的栅氧化膜。另外，为了不至于因擦除而降低耦合性，在浮置栅与控制栅之间需要有ONO结构。通过采用编程栅来擦除，它具有聚氧化膜的存储操作会下降的缺点。
技术实现思路
因此，本专利技术旨在提供一种非易失性存储装置，它基本上能消除相关技术因限制与缺点而造成的一个或多个问题。本专利技术的一个目的是提供一非易失性存储装置，其中形成有带三个栅的叠层栅结构，以通过一衬底上的栅执行编程与擦除，由此降低单元尺寸。本专利技术的另一个目的是提供一非易失性存储装置，它能改善栅氧化膜的可靠性而无需通过栅氧化膜的隧道操作。本专利技术的再一个目的是提供一非易失性存储装置，其中在编程期间编程电流通路与校验电流通路彼此分开以不考虑编程而进行最优的校验。本专利技术的又一个目的是提供一非易失性存储装置，其中编程栅与擦除栅分别用于编程与擦除，即编程栅沿平行于位线的编程线作用而擦除栅沿平行于一字线的擦除线作用，由此通过选择任何单元而执行编程并且在通过擦除块上形成至少一个或两个字线而应用闪速存储器的情况下，容易得到擦除块。下面的描述中将陈述本专利技术的其它特征与优点，其中部分可由描述中清楚地得出，或者可通过本专利技术的实线而得知。通过说明书、权利要求书以及附图中本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种电可擦除可编程存储单元，包括用于在编程期间存储电荷载流子的浮置栅装置；在编程期间通过向浮置栅装置注入由外界引入的电荷载流子而执行编程的编程装置；在擦除的过程中用于将存储于浮置栅装置中的电荷载流子向外排放的擦除装置；在编程期间控制由编程装置向浮置栅提供的电荷载流子量的控制装置；及在编程期间校验由编程栅提供的电荷载流子量的校验装置，其中校验装置是晶体管，其栅电极对应于浮置栅、沟道区、源极以及漏极。2.一种电可擦除可编程存储单元，它包括第一导电型半导体衬底；形成在该半导体衬底上的浮置栅；形成在该半导体衬底上浮置栅一侧的编程栅；形成在该半导体衬底上浮置栅另一侧的擦除栅；形成在浮置栅上方的控制栅...
【专利技术属性】
技术研发人员：崔雄林，罗庚晚，
申请(专利权)人：LG半导体株式会社，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。