半导体装置及其制造方法制造方法及图纸

一种半导体装置，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述多个活性区域中的第１活性区域中配置了具有第１导电型沟道的第１晶体管、在所述多个活性区域中的第２活性区域中配置了具有第２导电型沟道的第２晶体管的半导体装置，其特征是　　　　所述第１晶体管包括：　　　　在所述第１活性区域内形成的第１导电型的第１源区域；　　　　在所述第１活性区域内的离开所述第１源区域的位置上形成的第１导电型的第１漏区域；　　　　在所述第１活性区域内邻近所述第１源区域设置的第２导电型的第１本体区域；　　　　在所述活性区域上，具有由栅氧化形成在源极侧的薄膜部、并具有采用ＬＯＣＯＳ法形成在漏极侧的与所述薄膜部连接的厚膜部的第１栅绝缘膜；　　　　在所述第１活性区域内邻近所述第１漏区域设置的、并且在位于自所述第１栅绝缘膜的厚膜部的下面向下某一深度范围的深部处具有杂质浓度的峰值的第１导电型的漏偏置区域；以及　　　　横跨所述第１栅绝缘膜的所述薄膜部和所述厚膜部的一部分而设置的栅电极。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及在SOI(SiliconOn Insulator)基板上形成MOS晶体管的。
技术介绍
以往，在SOI基板上形成了Pch晶体管或者Nch晶体管的MOS结构的半导体装置已在各种用途中应用。特别是，作为在等离子显示器的驱动电路中利用的半导体装置，采用确保高耐压特性、偏置结构的MOS晶体管，这在专利文献1中已公开。图6表示和专利文献1所示的半导体装置同样、具有偏置结构的晶体管的现有技术的半导体装置的剖视图。在图6所示的半导体装置中，具有偏置结构的MOS晶体管的N沟道晶体管以及P沟道晶体管形成在共同的SOI基板。如图6所示，上述现有技术的半导体装置，包括在支承基板101(硅基板)上设置的埋氧化膜102；在埋氧化膜102上设置的半导体层103；用于将半导体层103区分成多个活性区域103a、103b、…的槽分离区域104；采用LOCOS法形成的场氧化膜106a～105d；覆盖半导体层103的层间绝缘膜106。该现有技术的半导体装置中的SOI基板，通过埋氧化膜102结合，直到将包含低浓度的P型杂质的2张硅基板中的一方硅基板变薄为止进行研磨后形成。在此，第1活性区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述多个活性区域中的第1活性区域中配置了具有第1导电型沟道的第1晶体管、在所述多个活性区域中的第2活性区域中配置了具有第2导电型沟道的第2晶体管的半导体装置，其特征是所述第1晶体管包括在所述第1活性区域内形成的第1导电型的第1源区域；在所述第1活性区域内的离开所述第1源区域的位置上形成的第1导电型的第1漏区域；在所述第1活性区域内邻近所述第1源区域设置的第2导电型的第1本体区域；在所述活性区域上，具有由栅氧化形成在源极侧的薄膜部、并具有采用LOCOS法形成在漏极侧的与所述薄膜部连接的厚膜部的第1栅绝缘膜；在所述第1活性区域内邻近所述第1漏区域设置的、并且在位于自所述第1栅绝缘膜的厚膜部的下面向下某一深度范围的深部处具有杂质浓度的峰值的第1导电型的漏偏置区域；以及横跨所述第1栅绝缘膜的所述薄膜部和所述厚膜部的一部分而设置的栅电极。2.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的所述深部，处在使第1晶体管的导通电阻在第1设定值以下的范围内。3.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的所述深部，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的10％到60％的范围内。4.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的所述深部，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的20％到40％的范围内。5.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的所述深部，处在使第1晶体管的源·漏间的耐压在第2设定值以上的范围内。6.根据权利要求1～5任一项所述的半导体装置，其特征是所述第1漏偏置区域的所述深部，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的25％到60％的范围内。7.根据权利要求1～5任一项所述的半导体装置，其特征是所述第2晶体管包括在所述第2活性区域内形成的第2导电型的第2源区域；在所述第2活性区域内的离开所述第2源区域的位置上形成的第2导电型的第2漏区域；在所述活性区域中位于所述第2源区域与所述第2漏区域之间的区域上设置的采用LOCOS法形成的第2栅绝缘膜；在所述第2活性区域内邻近所述第2源区域设置的、并且在位于自所述第2栅绝缘膜的下面向下某一深度范围的深部处具有杂质浓度的峰值的第1导电型的第2本体区域；在所述第2活性区域内的邻近所述第2漏区域设置的第2导电型的第2漏偏置区域；以及在所述第2栅绝缘膜上设置的栅电极。8.根据权利要求7所述的半导体装置，其特征是所述第2本体区域的所述深部，处在使第2晶体管的源·漏间的耐压在第3设定值以上的范围内。9.一种半导体装置，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述多个活性区域中的第1活性区域中配置了具有第1导电型沟道的第1晶体管、在所述多个活性区域中的第2活性区域中配置了具有第2导电型沟道的第2晶体管的半导体装置，其特征是所述第2晶体管包括在所述第2活性区域内形成的第2导电型的第2源区域；在所述第2活性区域内的离开所述第2源区域的位置上形成的第2导电型的第2漏区域；在所述活性区域中位于所述第2源区域和所述第2漏区域之间的区域上设置的采用LOCOS法形成的第2栅绝缘膜；在所述第2活性区域内邻近所述第2源区域设置的、并且在位于自所述第2栅绝缘膜的下面向下某一深度范围的深部处具有杂质浓度的峰值的第1导电型的第2本体区域；在所述第2活性区域内的邻近所述第2漏区域设置的第2导电...

【专利技术属性】
技术研发人员：松井靖，佐藤嘉展，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：