半导体装置及其制造方法制造方法及图纸

通过蚀刻，形成穿过由多孔硅氧化膜构成的第二绝缘层（１３）和第三绝缘层（１４）而成为连接孔（２１）的一部分的孔。另外，采用第二阻挡膜（２０），通过蚀刻，在第三绝缘层（１４）上形成第二槽（２３）。另外，在连接孔（２１）和第二槽（２３）的侧壁上，采用ＲＬＳＡ型的等离子体处理装置，进行硅氧化膜的直接氮化处理，形成由ＳｉＮ膜构成的屏障层（２５）。在这里，第二阻挡膜（２０）也通过与屏障层（２５）相同的直接氮化处理而形成。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及可靠性高的。
技术介绍
为了提高大规模集成电路(LSI)的性能，必须进一步提高信号处理的速度。信号处理的速度提高可通过对电路进行细微处理，减小布线的信号延迟而实现。近年，细微处理进展，LSI的设计标准达到0.1微米，在这样的LSI的场合，布线延迟的降低是特别重要的。为了减小上述的布线延迟，布线电阻的减小是有效的措施。为了减小布线电阻，代替在过去一般使用的铝，而可采用电迁移耐性优良、低电阻的铜。在采用铜布线的场合，由于难于进行过去的蚀刻工艺的加工，故作为不对铜进行蚀刻，实现多层布线的方法，采用所谓的双镶嵌法。下面参照图7(a)～(d)，对采用双镶嵌法制造具有多个布线层的半导体装置201的工序进行描述。首先，在埋入有布线层202的，由氧化硅等形成的第一绝缘层203上，形成由氮化硅等形成的罩层204。布线层202由通过铜形成的导体层205，与屏障层206构成，该屏障层206包围导体层205，由氮化钽等形成。接着，在罩层204上，形成由氧化硅等构成的第二绝缘层207。此外，在第二绝缘层207上，形成由氮化硅等构成的阻挡膜208，在其上，叠置由氧化硅等形成的第三绝缘层209。由此，获得图7(a)所示的那样的结果物。接着，象图7(b)所示的那样，在第三绝缘层209上，形成抗蚀图案210，通过蚀刻，形成以导体层205为底的孔211。此时，蚀刻在第二和第三绝缘膜207、209、阻挡膜208、与罩层204均受到蚀刻的条件下进行。在蚀刻处理后，通过灰化处理等方式，将抗蚀图案210去除。然后，象图7(c)所示的那样，在第三绝缘膜209上，形成抗蚀图案212，通过蚀刻，在第三绝缘膜209上，形成与孔211重合，并且以阻挡膜208为底的布线槽213。由此，形成布线槽213和将布线槽213和布线层202连接的连接孔214。在这里，蚀刻在对第三绝缘膜蚀刻，但是不对阻挡膜208蚀刻的条件下进行。由此，在阻挡膜208处，蚀刻处理受到阻止。在蚀刻处理后，通过灰化处理等的方式，去除抗蚀图案212。之后，通过CVD等方式，在布线槽213和连接孔214的内壁，形成由氮化钽等形成的屏障层215。另外，通过电镀法，埋入于布线槽213和连接孔214的内部，然后，通过CMP，去除多余的铜。通过以上的工序，形成图7(d)所示的那样的，填塞层216与导体层217，该导体层217通过填塞层216，与导体层205连接。在通过上述双镶嵌法形成的半导体装置201中，设置屏障层215，以便防止作为布线材料的铜的扩散。由于铜的扩散性高，容易使半导体的特性变差，故屏障层215对于由铜形成的布线层的形成是不可缺少的。特别是，近年来，由于因介电常数低，特别适合的多孔膜的内部具有多个孔，故铜原子容易侵入(扩散)。屏障层215一般由氮化钛、氮化钽等的金属材料形成，其为单独层、或按照叠置方式构成，通过CVD等方式形成。但是，如果伴随尺寸细微化的进展，对图7(c)所示的那样的连接孔214的尺寸进行进一步的细微化处理，则难于在连接孔214的整个内壁上，形成可靠性较高的屏障层215。即，比如，如果连接孔214非常微小，则以物理方式妨碍屏障层215的前驱体分子(有机金属等)朝向连接孔214的下方的侵入，连接孔214的下方的形成膜的速度慢于上方。由此，在连接孔214的下方，不形成足够的厚度的屏障层215，屏障性降低。另外，如果屏障层215的厚度不均匀，则在后续的铜的埋入的工序中，容易产生空隙。此时，在层间绝缘膜207、209采用多孔绝缘膜的场合，在通过CVD方式形成屏障层215时，前驱体分子侵入绝缘膜内的空孔内。它们是在蚀刻时，与蚀刻气体发生反应等的，绝缘膜性能变差的原因。另外，伴随尺寸的微小化，屏障层215本身的厚度也减小，相对于布线槽213和连接孔214的表面的贴合性降低。由此，屏障层215容易发生剥离，或屏障层215，进而半导体装置201的可靠性降低。象这样，难于在高度微小的(高宽比较高)槽，或孔的内壁，形成可靠性较高的屏障层。另一方面，象上述那样，在双镶嵌法的场合，采用蚀刻的阻挡膜208。象图7(d)所示的那样，阻挡膜208形成布线槽213的底部。伴随该尺寸的微小化的进行，同样对于阻挡膜208，还要求薄膜化。于是，与上述屏障层215相同，在采用通过CVD等的方式形成的较薄的阻挡膜208的场合，与第二绝缘膜207的贴合性降低，容易产生剥离性。在阻挡膜208剥离等的场合，叠置于其上的屏障层215不均匀，可靠性较低。象这样，现有的通过PVD或CVD方式形成的屏障层和阻挡膜难于以较高的可靠性形成于细微的布线槽和连接孔的内壁上，具有因布线材料的扩散等因素，半导体装置的可靠性降低的危险。
技术实现思路
针对上述情况，本专利技术的目的在于提供可靠性较高的。另外，本专利技术的目的在于提供一种具有可靠性较高的屏障层的。此外，本专利技术的目的在于提供一种具有可靠性较高的阻挡层的。为了实现上述目的，本专利技术的第一方面的半导体装置的制造方法的特征在于其包括下述工序形成绝缘层的工序，在该绝缘层的一面侧具有槽，并且具有从上述槽的底部贯穿到另一面侧的孔，该绝缘层以硅为主成分而构成；屏障层形成工序，即，将上述槽和上述孔的内壁的表面曝露于具有氮的气体的等离子体中，在上述槽和上述孔的内壁的表面区域，形成由硅氮化膜形成的屏障层；和在上述槽和上述孔的内侧，经上述屏障层，埋入由导体材料形成的布线层。在上述方案中，在埋入有布线材料(特别是铜)的布线槽和连接孔的内壁上，形成由硅氮化膜构成的屏障层。构成屏障层的硅氮化膜通过下述方式形成，该方式为利用氮气的等离子体，改善由硅类膜构成的绝缘层的表面区域。象这样，可通过直接改善绝缘层的表面的质量，在微小的高宽比较高的槽和孔的内壁上，以较高的可靠性形成较薄的屏障层。由此，可提供布线材料的扩散等降低且可靠性较高的半导体装置。在上述方案中，优选，上述屏障层形成工序包括下述工序将上述槽和上述孔的内壁的表面曝露于具有氮的气体的等离子体中，对上述槽和上述孔的表面区域进行氮化处理。象这样，可通过绝缘膜的直接氮化处理，形成屏障层，可形成剥离等少的较薄的屏障层。在上述方案中，优选，具有氮的气体的等离子体按照从具有多个槽的平面天线对具有氮的气体照射微波的方式而形成。由此，可在减小对其它的膜表面的损害的同时，形成较薄的屏障层。在上述方案中，上述绝缘层也可由多孔的电介质膜形成。即使在屏障层的形成不采用有机金属等的金属前驱体，而在绝缘层采用多孔膜的情况下，金属前驱体等不侵入绝缘层中的空孔。由此，获得防止空孔中的金属前驱体与蚀刻气体之间的反应等造成的绝缘层的性能变差，可靠性较高的半导体装置。为了实现目的，本专利技术的第二方面的半导体装置的制造方法的特征在于，该方法包括下述工序形成以硅为主成分而构成的第一绝缘层的工序；将上述第一绝缘层的表面曝露于具有氮的气体的等离子体中，在上述第一绝缘层的表面区域，形成由硅氮化膜形成的阻挡膜的工序；在上述阻挡膜上，形成第二绝缘层的工序；形成穿过上述第一绝缘层和上述第二绝缘层的通孔的工序；和将上述阻挡膜作为蚀刻的阻挡部，在上述第二绝缘层中，形成与上述通孔重合的孔或槽的工序。按照该方案，通过等离子体，借助改善表面质量，形成由硅氮化膜形成的阻挡膜。已形成的阻挡膜为表面损伤少、质量本文档来自技高网...

【技术保护点】
一种半导体装置（１１）的制造方法，其特征在于，该方法包括下述工序：形成绝缘层（１３、１４）的工序，在该绝缘层（１３、１４）的一面侧具有槽（２３），并且具有从所述槽（２３）的底部贯穿到另一面侧的孔（２１），该绝缘层以硅为主成分而构成；屏障层形成工序，即，将所述槽（２３）和所述孔（２１）的内壁的表面曝露于含有氮的气体的等离子体中，在所述槽（２３）和所述孔（２１）的内壁的表面区域，形成由硅氮化膜形成的屏障层（２５）；和将由导体材料形成的布线层（２４）经所述屏障层（２５）埋入所述槽（２３）和所述孔（２１）的内侧的工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：村川惠美，松下实，尾﨑成则，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]