具低电阻含金属薄层的制造方法技术

本发明专利技术是相关于产生具有低电阻的含金属层的方法，在该方法中，首先，具有一第一粒径尺寸的一含金属层（５’）是加以形成至一再结晶厚度（ｄ１），然后，一再结晶是在此再结晶厚度（ｄ１）加以执行，以产生具有一较大粒径尺寸的含金属层（５”），最后，具有该较大粒径尺寸的该含金属层（５”）是被薄化至一所需的目标厚度（ｄ２），因而造成具有被更进一步降低的电阻的一非常薄含金属层。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是相关于一种具低电阻的含金属薄层的制造方法，更特别的是，相关于用于半导体构件的薄铜互连。
技术介绍
现今，积体半导体电路的制造是较佳地已经牵涉到在线路层(wiring level)中沉积及结构化铝层，以产生互连，原则上一铝层是沉积至一预定的目标厚度，然后藉由一传统的光微影以及相关连的蚀刻程序而加以结构化。然而，越来越多替代地材料被使用，特别是用于此型态的金属层中，以达成逐渐增加的积体密度。举例而言，此型态的线路层所使用的铜，其由于与铝相较之下电阻相当低，因此，已经使得发展出可在较高速度操作并具有较低功率消耗的集成电路成为可能，然而，使用此型态的替代材料，特别是铜，的缺点是，要掌握产生于，举例而言，沉积及/或蚀刻问题的材料的相对困难度。为了消除这些问题，举例而言，则发展出如图1a及图1b所举例说明的镶嵌技术(Damascene technology)。图1a及图1b是显示相关于用于形成含金属薄层的此型态的传统程序的重要产生步骤的简化剖面图例。根据图1a，一介电层2是被沉积于一基底材质1之上，而该基底，举例而言，是表示在具有组件层位于其上的半导体基底中的一集成电路，以及一沟本文档来自技高网...

【技术保护点】
一种产生具有低电阻的含金属薄层的方法，其包括下列步骤：ａ）于一基底材质（１、３、４）之上，形成一具有一第一粒径尺寸的含金属层（５’）至一再结晶厚度（ｄ１）；ｂ）执行该含金属层（５’）的一再结晶程序，以在该再结晶厚度（ｄ１）产生一具有一第二粒径尺寸的含金属层（５”），其中该第二粒径尺寸是较该第一粒径尺寸为大；以及ｃ）将该具有该第二粒径尺寸的含金属层（５”）薄化至一所需的目标厚度（ｄ２）。

【技术特征摘要】
DE 2001-11-7 10154500.21.一种产生具有低电阻的含金属薄层的方法，其包括下列步骤a)于一基底材质(1、3、4)之上，形成一具有一第一粒径尺寸的含金属层(5’)至一再结晶厚度(d1)；b)执行该含金属层(5’)的一再结晶程序，以在该再结晶厚度(d1)产生一具有一第二粒径尺寸的含金属层(5”)，其中该第二粒径尺寸是较该第一粒径尺寸为大；以及c)将该具有该第二粒径尺寸的含金属层(5”)薄化至一所需的目标厚度(d2)。2.根据权利要求1所述的方法，其特征在于更包括下列步骤d)结构化该具有该第二粒径尺寸的含金属层(5”)，以产生一已结构化的含金属层(5)。3.根据权利要求1或2所述的方法，其特征在于，在该步骤a)中，该再结晶厚度(d1)是加以设定为大于0.3微米的厚度。4.根据权利要求1至3其中之一所述的方法，其特征在于，在该步骤a)中，该基底材质是具有一扩散阻障层(3)。5.根据权利要求1至4其中之一所述的方法，其特征在于，在该步骤a)中，该基底材质是具有一种子层(4)。6.根据权利要求1至5其中之一所述的方法，其特征在于，在该步骤d)中，该种子层(4)以及该扩散阻障层(3)是加以结构化。7.根据权利要求1至6其中之一所述的方法，其特征在于，在该步骤a)中，一CVD(Chemical vapour deposition，化学气相沉积)、PVD(physical vapour deposition，物理气相沉积)、及/或ECD(electrochemical deposition，电化学沉积)程序是加以实行...

【专利技术属性】
技术研发人员：HJ巴思，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]