在铜晶种沉积后的植入方法技术

一种制造集成电路的方法，该方法是可包括：沿通孔孔洞的侧壁及底部形成阻障层；形成相近且顺应（ｃｏｎｆｏｒｍａｌ）于该阻障层的晶种层；以及形成相近且顺应于该阻障层与该晶种层的植入层。该通孔孔洞是用以容纳通孔材料以电性导接第一导电层与第二导电层。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般是有关在一种集成电路与制造集成电路的方法，特别是，本专利技术是有关于一种。
技术介绍
半导体装置或集成电路可包含数百万例如晶体管的组件。超大型尺寸积体(ULSI)电路可包括有互补式金属氧化物半导体(CMOS，complementary metal oxide semiconductor)场效晶体管(FET)。尽管现有系统与工艺有能力在集成电路上制造数百万的集成电路装置，惟其仍然需要减少集成电路装置的特征尺寸，进而藉此增加在集成电路上的装置数量。然而，其仍有许多因素使得持续微小化集成电路遭逄困难。例如，当通孔(via)尺寸(或者是用以电性连接分离导电层的集成电路层间的信道)减小，然而电阻增加。现有集成电路是利用通孔来连接结构(例如闸极、汲极区、源极区)以及导电线路。通孔一般为延伸通过绝缘层的金属栓塞(metal plug)。阻障层是用以保护该通孔避免金属扩散及电子迁移(electromigration，EM)干扰。该阻障层可有效提供关于通孔金属的阻抗。由于导体电子与扩散金属原子之间的动量交换，因而电子迁移是为主要运输方式。电子迁移产生对位于集成电路中金属导体的逐渐伤害。一般而言，其特性是在金属位于非常高的电流密度以及在100℃的温度或更高的情况下。当该通孔尺寸透过减少该阻障材料的厚度而减小时，集成电路制造已试图减少通孔阻抗。根据一现有工艺，电浆气相沉积(PVD)，由于采用非顺应(non-conformal)沉积，集成电路业者可沈积非常薄的阻障材料在该通孔的底部。该阻障材料的厚度是藉由化学气相沉积(CVD)或原子层沉积(ALD)工艺而减小。该些先进的沉积工艺形成高顺应阻障金属薄层。然而，减低该阻障材料的厚度将导致铜(Cu)扩散变得更加可渗透该阻障，如此反而不利地影响对于电子迁移的阻抗。第1图是显示集成电路的部分100的剖面示意图，该集成电路包括有铜层110、铜通孔120、铜层130、介电层150以及介电层160。通孔120及铜层130是为阻障层140所分隔。该部分100也包括有藉由蚀刻挡止层144而与铜层130分隔的介电层142。介电层142可为氧化物且蚀刻挡止层144可为氮化硅(SiN)。蚀刻挡止层144预止自铜层130的铜扩散至介电层142。介电层150可藉由阻障层152而与铜层130分隔。同样地，介电层160可藉由阻障层162而与铜层110分隔。阻障层152及162可为氮化钽(TaN)。蚀刻挡止层172，174，176及178也可提供不同部分或不同层的分隔。蚀刻挡止层172，174，176及178可为氮化硅(SiN)。根据现有工艺，阻障层140可具有横截面厚度在7nm至25nm之间。阻障层140限制由层间铜离子扩散到通孔120且形成通孔至介电层142。现有阻障层可包括氮化钽(TaN)。第1图显示依据双镶嵌(dual damascene)工艺所形成的部分，其中铜层110及铜通孔120是由一步骤或工艺而沉积，且未为阻障材料所分隔。如先前所讨论，现有系统具有企图来降低阻障层140的厚度，藉以减少关于通孔120的阻抗。然而，此厚度的降低可能导致电子迁移失败。第2图显示参阅第1图所描述的部分100，更进一步具有电子迁移失败(electromigration failure)或在铜层130中的空隙(void)45。第2图显示依据双镶嵌工艺(如参阅第1图所描述)所形成的部分，其中铜层110及铜通孔120是形成在一步骤或工艺。第3图显示由于自铜层110大量扩散所造成具有电子迁移失败或在通孔120中形成有空隙155的部分100。第3图显示依据双镶嵌工艺(如参阅第1图所描述)所形成的部分，其中铜层110及铜通孔120是形成于一步骤或工艺。电子迁移失败已由Stanley Wolf Ph.D.在「用于超大尺寸集成电路部分的硅工艺(Silicon Processing for the VLSI Era)」，Lattice Press，SunsetBeach，California，第二卷，第264-65页(1990年)所讨论。Wolf博士解释导体离子运动的正向分歧(positive divergence)导致空间的累积，而形成在金属中的空隙。该空隙可最终成长至一尺寸而导致该导线的断路(open-circuit)失败。因此，需要可对应铜扩散提供有效阻抗的阻障。进一步需要在铜晶种沉积后植入阻障材料的方法。更进一步需要藉由提供近似晶种层的界面层(interfacial layer)而加强阻障特性的方法。进一步，需要植入组件至晶种层中。
技术实现思路
一典型实施例是有关于制造集成电路的方法。该方法是包括沿通孔孔洞的侧壁及底部形成阻障层；形成相近且顺应(conformal)于该阻障层的晶种层；以及形成相近且顺应于该阻障层与该晶种层的植入层。该通孔孔洞是用以容纳通孔材料以电性导接第一导电层与第二导电层。另一典型实施例是有关于在集成电路制造过程中，。该方法可包括在集成电路基材上提供第一导电层；提供顺应层(conformal layer)部分于位于该第一导电层上的通孔孔洞的底部及侧边，以形成分隔该通孔孔洞与该第一导电层的阻障；植入组件至该顺应层部分，以在该顺应层部分中形成植入层；以通孔材料填充该通孔孔洞；以及在该通孔材料上提供第二导电层，藉以使该通孔材料电性连接该第一导电层与第二导电层。另一典型实施例是有关于在集成电路中形成通孔的方法。该方法可包括沉积第一导电层；在该第一导电层上沉积蚀刻挡止层；在该蚀刻挡止层上沉积绝缘层；在该绝缘层及该蚀刻挡止层中形成孔洞；在该孔洞底部及侧边提供阻障材料以形成阻障层；在该阻障层上提供晶种层；提供植入物至该阻障层及晶种层以形成植入层；以通孔材料填充该孔洞；以及在该通孔上提供第二导电层，如此使该通孔电性连接该第一导电层与第二导电层。依据检阅以下图式、详细说明以及所附申请专利范围，对于熟习此项技术者而言，本专利技术其它主要的特征及优点将变得明显。附图说明典型实施例将参阅以下附图而加以描述，其中相同数目标示同样组件。第1图是为依据现有技术所制造的集成电路的双镶嵌部分的剖面示意图；第2图是为如第1图所述的集成电路的双镶嵌部分显示电子迁移失败的剖面示意图；第3图是为如第1图所述的集成电路的双镶嵌部分显示电子迁移失败的剖面示意图；第4图是为依据典型实施例的集成电路部分显示晶种/阻障界面层的剖面示意图；第5图是为依据另一典型实施例的集成电路部分显示阻障/介电界面层的剖面透视图；第6图是为依据另一典型实施例的集成电路部分显示晶种植入层的剖面透视图；以及第7图是为依据另一典型实施例的集成电路部分显示植入步骤的剖面透视图。具体实施例方式参阅第4图所示，集成电路的部分400包括有基材层410、阻障层420、晶种/阻障界面层(seed/barrier interfacial layer)430、以及晶种层440。基材410可为介电层或不同层的任意变化而不发生扩散(diffusion)或迁移(migration)现象。阻障层420是用以提供预防材料扩散至基材层410。阻障层420可为钽(Ta)、氮化钽(TaN)、氮硅化钽(TaSiN)或任何其它阻障材料的变化。在一例子中，阻障层420可具有一横截面厚度为30-70埃(An本文档来自技高网...

【技术保护点】
一种制造集成电路的方法，该方法是包含：沿通孔孔洞（７０５）的侧壁及底部形成阻障层（５３０），该通孔孔洞（７０５）是用以容纳通孔材料，所述通孔材料电性连接第一导电层与第二导电层；形成相近且顺应在该阻障层的晶种层（５４０）；以及 形成相近且顺应于该阻障层的植入层（５３０）。

【技术特征摘要】
US 2001-11-26 09/994,3581.一种制造集成电路的方法，该方法是包含沿通孔孔洞(705)的侧壁及底部形成阻障层(530)，该通孔孔洞(705)是用以容纳通孔材料，所述通孔材料电性连接第一导电层与第二导电层；形成相近且顺应在该阻障层的晶种层(540)；以及形成相近且顺应于该阻障层的植入层(530)。2.如权利要求1所述的方法，其中，该植入层(530)是为设置在该晶种层(755)与该阻障层(530)之间的晶种/阻障界面层。3.如权利要求1所述的方法，其中，该植入层(520)是为设置在该阻障层(530)与位于该阻障层(530)下方的介电层之间的阻障/介电界面层。4.如权利要求3所述的方法，其中，该植入层(520)是位在该晶种层(540)上方、该晶种层中间、或该晶种层(540)下方。5.如权利要求1所述的方法，其中，该植入层(520)具有横截面厚度在10-30埃。6.如权利要求1所述的方法，其中，该植入层(520)是藉由角度植入方式形成，藉以达到组件的均匀分布。7.一种在集成电路工艺中在铜晶种沉积后的植入方法，该方法是包含在集成电路基材上提供第一导电层...

【专利技术属性】
技术研发人员：S洛帕京，PR贝瑟，MS比伊诺斯基，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]