利用三元铜合金获得低电阻与大颗粒尺寸互连的方法技术

一种制造集成电路的方法，系包括沿着横向侧壁与贯孔的底层形成阻障层并于该贯孔中提供三元（ｔｅｍａｒｙ）铜合金贯孔材料以形成贯孔。该贯孔的形成被用来接收该三元铜合金贯孔材料并电性连接第一传导层与第二传导层。该三元铜合金贯孔材料有助于该贯孔具有较低的电阻以及具有足够颗粒边界的增大颗粒尺寸。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术大体上涉及一种集成电路以及集成电路的制造方法。尤其涉及一种利用三元铜合金以取得低电阻与大颗粒尺寸互连的方法。
技术介绍
半导体装置或集成电路(ICs)中可包括有数以百万计如晶体管的装置。超大规模集成电路(Ultra-large Scale Integration；ULSI)可包括互补金属氧化半导体(CMOS)场效应晶体管(FET)。尽管公知的系统与方法已具有于单一集成电路上制造数以百万计的集成电路装置的能力，然仍需要缩小集成电路形体尺寸，并因而增加单一集成电路上装置的数量。然而有许多因素致使集成电路持续缩小化遭遇到困难。举例而言，贯孔(或介于集成电路层间用以电性连接相分离传导层的通道)尺寸的缩小、电阻的增加等。公知的集成电路利用贯孔连接结构(如闸极、漏极区域、源极区域等)与传导线。贯孔典型的为延伸通过绝缘层的金属连接(metal plug)。阻障层则用以保护该贯孔不受金属扩散与电迁移(electromigration；EM)的影响。阻障层可提供足够的电阻与贯孔金属结合。因介于传导电子与扩散金属原子洞量交换之故电迁移系为质量输送。电迁移会对于集成电路中的金属导体造成累进的损害。一般而言，此为在非常高电流密度以及摄氏100度或更高的温度下金属的特性。当通过减少阻障材料的厚度而缩小贯孔尺寸时集成电路制造者已尝试着减少贯孔电阻。依据一种公知的电浆气相沉积(Plasma VaporDeposition；PVD)制造过程，由于非一致的沉积集成电路制造者沉积非常薄的阻障材料于该贯孔的底部。该阻障材料的厚度系通过化学气相沉积(Chemical Vapor Deposition；CVD)原子层沉积(Atomic LayerDeposition；ALD)予以减少。这些先进的沉积制造过程可形成高一致性阻障材料薄膜。然而，减少阻障的厚度会导致该阻障变得更容易造成铜扩散的渗入，且对于阻挡电迁移也有不利的影响。图1A与1B用以显示集成电路的部分100的概略断面图，该集成电路包括铜层110、铜贯孔120、铜层130、介电层150以及介电层160。贯孔120系通过阻障层140与铜层130相分离。部分100还包括介电层142，该介电层142通过蚀刻终止层174与铜层130相分离。介电层142可为氧化层而该蚀刻终止层174可为氮化硅(SiN)。蚀刻终止层174防止来自铜层130的铜扩散至介电层142中。介电层150可通过阻障层152与铜层130相分离。同样的，介电层160可通过阻障层182与铜层110相分离。阻障层152与182可为氮化钽(TaN)。蚀刻终止层172、174、176以及178则可为氮化硅(SiN)。依据公知的制造过程，阻障层140具有介于7纳米至25纳米间的断面厚度。阻障层140可阻止来自该些层的铜离子扩散至贯孔120中并由该贯孔扩散至介电层142中。公知的阻障层可包括氮化钽(TaN)。1A用以显示依据单镶嵌(damascene)制造过程所形成的部分，其中铜层110与铜贯孔120是在二相分离的步骤中予以沉积并通过阻障区段182相分离。1B用以显示依据双镶嵌制造过程所形成的部分，其中铜层110与铜贯孔120是在单一的步骤或制造过程中予以沉积且并未通过阻障物相分离。如上所述，公知的系统已尝试减少该阻障层140的厚度以减少与该贯孔120相关的电阻。然而，如此的厚度减少会导致电迁移故障。图2A与2B用以显示图1A与1B中的部分100，其于铜层130中复具有电迁移故障或孔隙145。图2A显示依据单镶嵌制造过程(如上述图1A所示)所形成的部分，其中铜层110与铜贯孔120是在二相分离的步骤或制造过程中予以形成。图2B显示依据双镶嵌制造过程(如上述图1B所示)所形成的部分，其中铜层110与铜贯孔120是在单一步骤或制造过程中予以形成。图3A与3B用以显示因来自铜贯孔层120的铜扩散故于贯孔120中具有电迁移故障或孔隙155的部分100。第3A图显示依据单镶嵌制造过程(如上述图1A所示)所形成的部分，其中铜层110与铜贯孔120是在二相分离的步骤或制造过程中予以形成。图3B显示依据双镶嵌制造过程(如上述图1B所示)所形成的部分，其中铜层110与铜贯孔120是在单一步骤或制造过程中予以形成。关于电迁移故障的描述已见诸于美国加州日落海滩Lattice Press出版由史坦利伍尔夫博士所著的「超大规模集成电路年代的硅制造过程」第2卷第264-65页中。伍尔夫博士解释导体的离子运动的正偏离(positive divergence)会导致空间的累积，进而于该金属中形成孔隙。这些孔隙最终会长到足以导致该传导线产生开路故障的尺寸。因此，亟需要一种具有低电阻且无需遭受贯孔或线路电迁移故障的互连(interconnect)或贯孔。此外，亦需要一种形成具有足够的颗粒边界以达到高电迁移信赖性的大颗粒尺寸互连的方法。再者，还需要一种利用三元铜合金以获得低电阻与大颗粒尺寸互连的方法。
技术实现思路
例示的实施例是关于一种制造集成电路的方法。此方法包括沿着横向侧壁与贯孔的底层形成阻障层并在该贯孔中提供三元铜合金贯孔材料以形成贯孔。该贯孔的形成系用以接收该三元铜合金贯孔材料并电性连接第一传导层与第二传导层。该三元铜合金贯孔材料有助于该贯孔具有较低的电阻以及具有足够颗粒边界的增大颗粒尺寸。另一例示的实施例是关于一种利用三元铜合金以获得低电阻与大颗粒尺寸互连或贯孔的方法。此方法包括形成覆盖于集成电路基材上的第一传导层，在设置在第一传导层上的贯孔的底部与侧边形成保形(conformal)层区段借以形成分离该贯孔与第一传导层的阻障，填充三元铜合金贯孔材料至该贯孔中借以形成三元铜合金贯孔，以及形成覆盖于该三元铜合金贯孔的第二传导层借以令该三元铜合金贯孔电性连接该第一传导层与第二传导层。又一例示的实施例是关于一种在集成电路中形成贯孔的方法。此方法包括沉积第一传导层，沉积蚀刻终止层于该第一传导层上，沉积绝缘层于该蚀刻终止层上，在该绝缘层与蚀刻终止层中形成贯孔，在该贯孔的底部与侧边形成阻障材料借以形成阻障层，填充三元铜合金贯孔材料至该贯孔中借以形成三元铜合金贯孔，以及形成第二传导层于该三元铜合金贯孔上据此该三元铜合金贯孔可电性连接该第一传导层与第二传导层。本专利技术的其它原理特性与优点对于本领域普通技术人员在浏览过以下的图式、详细说明以及申请专利范围后将更为明了。附图说明例式的实施例将伴随以下的图式予以说明，相同的组件具有相同的符号；图1A用以显示依据公知技术所制造的集成电路的单镶嵌部分的概略断面图；图1B用以显示依据公知技术所制造的集成电路的双镶嵌部分的概略断面图；图2A为图1A中的集成电路的单部分的概略断面图，用以显示电迁移故障；图2B为图1B中的集成电路的双部分的概略断面图，用以显示电迁移故障；图3A为图1A中的集成电路的单镶嵌部分的概略断面图，用以显示电迁移故障；图3B为图1B中的集成电路的双镶嵌部分的概略断面图，用以显示电迁移故障；图4为集成电路的部分的概略断面图，用以显示例示实施例中的三元铜合金互连；图5为集成电路的部分的顶部概略断面图，用以显示另一例示实施例中的三元铜合金互连结构； 图6为集成电路的部分的概略断面图，用以显示又一例示实施例中的三元铜合本文档来自技高网...

【技术保护点】
一种制造集成电路（４００）之方法，其包含：沿着横向侧壁与贯孔的底层形成阻障层（４４０），该贯孔之形成被用来接收贯孔材料并电性连接第一传导层（４１０）与第二传导层（４２０）；以及在该贯孔中提供三元铜合金贯孔材料以形成贯孔（４２ ０）。

【技术特征摘要】
US 2001-11-26 09/994,3951.一种制造集成电路(400)之方法，其包含沿着横向侧壁与贯孔的底层形成阻障层(440)，该贯孔之形成被用来接收贯孔材料并电性连接第一传导层(410)与第二传导层(420)；以及在该贯孔中提供三元铜合金贯孔材料以形成贯孔(420)。2.一种利用三元铜合金以获得低电阻与大颗粒尺寸互连或贯孔的方法，其包含形成覆盖于集成电路基材上之第一传导层(430)在设置在第一传导层(430)上之贯孔的底部与侧边形成保形层区段(440)借以形成分离该贯孔与第一传导层(430)之阻障；填充三元铜合金贯孔材料至该贯孔中借以形成三元铜合金贯孔(420)；以及形成覆盖于该三元铜合金贯孔(420)之第二传导层(410)借以令该三元铜合金贯孔(420)电性连接该第...

【专利技术属性】
技术研发人员：S洛帕京，PR贝瑟，PCC王，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]