改善内连线结构的电性质量的方法技术

一种改善内连线（Ｉｎｔｅｒｃｏｎｎｅｃｔ）结构的电性质量的方法，其在金属层及金属层所在的介电层上先形成蚀刻终止层（Ｅｔｃｈｉｎｇ　　Ｓｔｏｐ　　Ｌａｙｅｒ）的前置层（Ｐｒｅ－ｌａｙｅｒ），再利用例如电浆（Ｐｌａｓｍａ）或电子束（Ｅ－ｂｅａｍ）对此前置层进行处理，以改变蚀刻终止层与底下的介电层间的界面质量，然后形成蚀刻终止层的主体层（Ｂｕｌｋ　　Ｌａｙｅｒ）。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种改善内连线(Interconnect)结构的电性质量的方法，特别是涉及一种改善半导体制程中内连线结构的内金属介电层(Inter-metalDielectric；IMD)的时依性介质击穿(Time-dependent Dielectric Breakdown；TDDB)寿命的方法。
技术介绍
随着半导体技术的进步，电子组件的尺寸也不断地朝微小化、可携式发展，因而导致集成电路的积集度(Integration)持续增加。另一方面，随着集成电路积集度的日益提升，芯片的表面已无法提供足够的面积，来制作所需的金属内连线。因此，为了配合组件缩小后所增加的内连线，多重金属内连线的设计以及缩减导线的线宽尺寸，便成为极大规模集成电路(Ultra Large Scale Integration；ULSI)技术发展的方向。过去，芯片内部的导线材料大都采用金属铝。然而，由于金属导线尺寸的缩小会增加金属导线的电阻与电流密度，并导致电子迁移(Electromigration)的情况日趋严重，再加上金属铝具有偏高电阻值以及较差的抗电子迁移的能力，使得讯号的传输时间愈来愈长，且使得电性稳定度下降本文档来自技高网...

【技术保护点】
一种改善内连线结构的电性质量的方法，其特征在于，该方法包括：提供一基材，其中该基材上至少已形成一介电层，且该介电层中至少包括若干个位于部分的该基材上的金属层；　　　　形成一蚀刻终止层的一前置层覆盖在该介电层以及这些金属层上，其中该蚀刻终止层的该前置层具有一厚度；　　　　进行一强化处理步骤，以强化该蚀刻终止层的该前置层与该介电层的界面；以及　　　　形成该蚀刻终止层的一主体层覆盖在该蚀刻终止层的该前置层上，其中该蚀刻终止层的该主体层具有一厚度。

【技术特征摘要】
US 2003-9-23 10/668,7021.一种改善内连线结构的电性质量的方法，其特征在于，该方法包括提供一基材，其中该基材上至少已形成一介电层，且该介电层中至少包括若干个位于部分的该基材上的金属层；形成一蚀刻终止层的一前置层覆盖在该介电层以及这些金属层上，其中该蚀刻终止层的该前置层具有一厚度；进行一强化处理步骤，以强化该蚀刻终止层的该前置层与该介电层的界面；以及形成该蚀刻终止层的一主体层覆盖在该蚀刻终止层的该前置层上，其中该蚀刻终止层的该主体层具有一厚度。2.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于这些金属层的材料为铜。3.根据权利要求1所述的改善内连线结构的电性质量的方法，其特征在于该强化处理步骤为一电浆处理步骤。4.根据权利要求3所述的改善内连线结构的电性质量的方法，其特征在于该电浆处理步骤至少包括使用一含氢气体作为反应气体，且该含氢气体选自于由氢气以及氨气所组成的一族群。5.根据权利要求3所述的改善内连线结构的电性质量的方法，其特征在于该电浆处理...

【专利技术属性】
技术研发人员：林耕竹，包天一，章勋明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]