非易失性半导体存储装置、电子卡及电子装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块ＢＫ的存储器单元连接的字线ＷＬ０～１５与传输晶体管Ｑ０～１５的杂质区域４１连接。在Ｑ０～１５的杂质区域４３中，连接有向字线ＷＬ０～１５供给电压的驱动线ＤＬ０～１５。为了向与字线ＷＬ３连接的存储器单元写入数据，对字线ＷＬ３施加２０Ｖ电压，对两相邻字线ＷＬ１、５施加０Ｖ电压。在字线ＷＬ３的传输晶体管Ｑ３的两侧及对面不配置字线ＷＬ１、５的传输晶体管Ｑ１、５。据此，就可以防止相邻的传输晶体管之间的电位差增大。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及能进行数据的电改写的非易失性半导体存储装置，例如涉及NAND型EEPROM。
技术介绍
已往，作为半导体存储器之一，能对数据进行电改写的EEPROM为人们所知。其中，具有串联连接多个作为存储1比特的单位的存储单元而构成的NAND单元的NAND型EEPROM，作为能高集成化的元件而为人们所瞩目。NAND型例如在用于存储数字静像摄影机的图像数据的存储卡中使用。NAND型EEPROM的存储器具有通过绝缘膜在成为沟道区域的半导体基板上层叠浮栅和字线的FET-MOS构造。NAND单元以多个相邻存储器单元之间共用源极/漏极的形式串联连接而构成。所谓源极/漏极是指实现源极及漏极中至少某一个的功能的杂质区域。在此，对NAND型中数据的写入方式的一例进行简单说明。(1)“0”的写入在沟道区域的电压为0V的状态下，选择应该写“0”的存储器单元的字线并使该字线的电压为例如20V，并且使该字线以外的字线的电压为例如10V。由于选择的字线和沟道区域之间的电位差大，通过沟道电流电子注入上述存储器单元的浮栅。因此，上述存储器单元的阈值成为正(写入“0”的状态)的状态。(2)“1”的写入使沟道区域本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于：包括：把多个能电改写数据的非易失性的存储器单元配置成阵列状并且分割成多个块的存储器单元阵列；分别配置在所述多个块上并且分别与同一行的存储器单元共同连接的多条字线；与所述多条字线 对应而设置并且向对应的字线供给电压的多条驱动线；和作为在所述多条字线和所述多条驱动线中连接对应的字线和驱动线的开关的多个传输晶体管；当把所述多条字线分成任意决定的任意字线、分别位于所述任意字线的两侧的字线的相邻位置上的两相邻 字线、所述任意字线和所述两相邻字线以外的剩余字线时，在所述多个传输晶体管中，在所...

【技术特征摘要】
JP 2003-7-18 199374/20031.一种非易失性半导体存储装置，其特征在于包括把多个能电改写数据的非易失性的存储器单元配置成阵列状并且分割成多个块的存储器单元阵列；分别配置在所述多个块上并且分别与同一行的存储器单元共同连接的多条字线；与所述多条字线对应而设置并且向对应的字线供给电压的多条驱动线；和作为在所述多条字线和所述多条驱动线中连接对应的字线和驱动线的开关的多个传输晶体管；当把所述多条字线分成任意决定的任意字线、分别位于所述任意字线的两侧的字线的相邻位置上的两相邻字线、所述任意字线和所述两相邻字线以外的剩余字线时，在所述多个传输晶体管中，在所述任意字线的传输晶体管的两侧及对面配置有所述剩余的字线的传输晶体管。2.如权利要求1所述的非易失性半导体存储装置，其特征在于所述非易失性半导体存储装置包括沿着上述多个传输晶体管的栅极线延伸的方向而形成的第1元件分离绝缘膜；所述多个传输晶体管分别包含连接所述多条字线中对应的字线的第1杂质区域和连接所述多条驱动线中对应的驱动线的第2杂质区域；所述多个传输晶体管分成由沿着所述第1元件分离绝缘膜形成了所述第1杂质区域的传输晶体管构成的第1组，和由具有夹着所述第1元件分离绝缘膜而与上述第1组的上述第1杂质区域互相对向而形成的所述第1杂质区域的传输晶体管构成的第2组；在所述任意字线的传输晶体管的所述第1杂质区域的两侧及对面配置有所述剩余字线的传输晶体管的所述第1杂质区域。3.如权利要求2所述的非易失性半导体存储装置，其特征在于所述多条字线分别包含所述多个存储器单元中对应的存储器单元的控制栅极；和从所述多个传输晶体管中对应的传输晶体管的所述第1杂质区域中引出并配置在所述控制栅极的上层的引出配线；所述控制栅极的排列顺序和所述引出配线的排...

【专利技术属性】
技术研发人员：二山拓也，细野浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]