【技术实现步骤摘要】
本专利技术是关于的，更具体地说是关于具有制造工序少而效率高的多层配线构造的。
技术介绍
伴随着半导体的微细化，在当今尖端的半导体装置上可以在基板上形成多个半导体元件。在所涉及的半导体装置上，为了使基板上的半导体元件之间连接，一层的配线层是不够的，而将多个配线层通过层间绝缘膜进行层叠的所谓多层配线机构得到利用。特别是在最近，预先在层间绝缘膜中形成作为配线部分的槽(以下称″配线槽”)和作为通道接触的孔(以下称″通道孔”) ，通过用导体将上述配线槽以及通道孔埋设形成配线层，即根据所谓双重镶嵌(dual damascene)法进行的多层配线构造的研究和开发得到积极的开展。双重镶嵌法存在各种的变形，在特开2000-124306号公报中公开了利用层间绝缘膜的。在图1(A)～图2(D)中表示了使用层间绝缘膜的双重镶嵌构造的多层配线构造的形成方法。参照图1(A)，借助未图示的绝缘膜，在基板10上形成由铜构成的第一布线图形11，在前述第一布线图形11上形成SiN膜作为阻挡膜12。然后在前述阻挡膜12上形成有机SOG膜作为第一层间绝缘膜13，再在前述第一层间绝缘膜13上形成Si...
【技术保护点】
一种半导体装置的制造方法，包含：在基板上的阻挡膜上形成第一层间绝缘膜的工序、在所述第一层间绝缘膜上形成第二层间绝缘膜的工序、在所述第二层间绝缘膜上形成第一硬质掩模膜的工序、在所述第一硬质掩模膜上形成与所述第一 硬质掩模膜不同的第二硬质掩模膜的工序，其特征在于，具备：将在所述第二硬质掩模膜上形成的所希望的抗蚀图作为掩模，在所述第二硬质掩模膜上形成第一开口部分，使所述第一硬质掩模膜露出的工序；以在所述第二硬质掩模膜以及第一硬质掩模膜上 形成的所希望的抗蚀图作为掩模，在所述露出的第一硬质掩...
【技术特征摘要】
JP 2001-7-23 221897/20011.一种半导体装置的制造方法，包含在基板上的阻挡膜上形成第一层间绝缘膜的工序、在所述第一层间绝缘膜上形成第二层间绝缘膜的工序、在所述第二层间绝缘膜上形成第一硬质掩模膜的工序、在所述第一硬质掩模膜上形成与所述第一硬质掩模膜不同的第二硬质掩模膜的工序，其特征在于，具备将在所述第二硬质掩模膜上形成的所希望的抗蚀图作为掩模，在所述第二硬质掩模膜上形成第一开口部分，使所述第一硬质掩模膜露出的工序；以在所述第二硬质掩模膜以及第一硬质掩模膜上形成的所希望的抗蚀图作为掩模，在所述露出的第一硬质掩模膜上形成第二开口部分的工序；以所述第一硬质掩模膜作为掩模，除去所述第二层间绝缘膜，以在所述第二层间绝缘膜上形成与所述第二开口部分相对应的开口部分的第一除去工序；以所述第一硬质掩模膜作为掩模，除...
【专利技术属性】
技术研发人员：前川薰，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]
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