半导体器件及其制造方法技术

本发明专利技术的半导体器件配备：在半导体衬底上形成的弹性模量不同的多种层间绝缘膜（５、６、９、１０、１３、１４、１７、１８、３、７、１１、１５、１９）和配置在上述多种层间绝缘膜上的金属焊区（２２），还配备：具有上述不同的弹性模量之中最小的弹性模量，在上述金属焊区（２２）下面设置了开口部的低弹性模量的层间绝缘膜（３、７、１１、１５、１９）；具有比上述低弹性模量的层间绝缘膜的弹性模量大的弹性模量，以与上述低弹性模量的层间绝缘膜连接的方式，遍及上述开口部及其外围区域连续扩展并叠层了的非低弹性模量的层间绝缘膜（５、６、９、１０、１３、１４、１７、１８）；以及在上述金属焊区下面，填埋上述低弹性模量的层间绝缘膜的开口部，与上述非低弹性模量的层间绝缘膜连接而配置的金属布线层（４、８、１２、１６、２０）。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及在使用了低机械强度的低介电常数层间绝缘膜的基础上，具有高可靠性的金属焊区的。
技术介绍
在0.18微米时代以后的系统LSI中，为了实现器件的高速化，降低器件的信号延迟十分重要。器件的信号延迟是用晶体管的信号延迟和布线延迟之和表示的，随着布线间距急剧缩小，与晶体管的信号延迟相比布线延迟的影响增大。由于布线延迟与电阻(R)和层间电容(C)的乘积(R×C)成正比，减小布线电阻或者降低层间绝缘膜的电容量对降低布线延迟是有效的。因此，为了解决上述问题，正在积极研究埋层布线结构的低介电常数的层间绝缘膜与铜布线的组合。一般来说，金属焊区及其外围部形成一种在其最上层上进行引线键合的铝焊区或者铝铜合金焊区和配置在其下层上、用铜布线形成的焊区及用支撑栓支撑的叠层结构。该特殊金属焊区及其外围部的结构已予公布(M.Inohara et al，Technical Digest of 2002 IEDMpp.77～80“High Performance Copper and Low-k InterconnectTechnology Fully Compatible to 90nm-本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：配备在半导体衬底上形成的弹性模量不同的多种层间绝缘膜和配置在上述多种层间绝缘膜的上面的金属焊区，还配备：具有上述不同的弹性模量之中最小的弹性模量，在上述金属焊区的下面设置了开口部的低弹性模 量的层间绝缘膜；具有比上述低弹性模量的层间绝缘膜的弹性模量大的弹性模量，以与上述低弹性模量的层间绝缘膜连接的方式，遍及上述开口部及其外围区域连续扩展并叠层了的非低弹性模量的层间绝缘膜；以及　在金属焊区的下面，填埋上述低弹性模 量的层间绝缘膜的开口部，与上述非低弹性模量的层间绝缘膜连接而配置的金属布线层。

【技术特征摘要】
JP 2003-9-8 315496/031.一种半导体器件，其特征在于配备在半导体衬底上形成的弹性模量不同的多种层间绝缘膜和配置在上述多种层间绝缘膜的上面的金属焊区，还配备具有上述不同的弹性模量之中最小的弹性模量，在上述金属焊区的下面设置了开口部的低弹性模量的层间绝缘膜；具有比上述低弹性模量的层间绝缘膜的弹性模量大的弹性模量，以与上述低弹性模量的层间绝缘膜连接的方式，遍及上述开口部及其外围区域连续扩展并叠层了的非低弹性模量的层间绝缘膜；以及在金属焊区的下面，填埋上述低弹性模量的层间绝缘膜的开口部，与上述非低弹性模量的层间绝缘膜连接而配置的金属布线层。2.如权利要求1所述的半导体器件，其特征在于上述非低弹性模量的层间绝缘膜由第1非低弹性模量的层间绝缘膜和与上述第1非低弹性模量的层间绝缘膜不同材料的第2非低弹性模量的层间绝缘膜构成。3.如权利要求2所述的半导体器件，其特征在于在上述金属焊区下面的开口部的上述非低弹性模量的层间绝缘膜中开孔，金属布线层填埋该孔。4.如权利要求2所述的半导体器件，其特征在于包含上述开口部中的非低弹性模量的层间绝缘膜和开口部被金属布线层填埋了的低弹性模量的层间绝缘膜的叠层结构被重叠2层以上。5.如权利要求2所述的半导体器件，其特征在于包含上述开口部中的非低弹性模量的层间绝缘膜和开口部被金属布线层填埋了的低弹性模量的层间绝缘膜的叠层结构被重叠2层以上，在上下邻接的层中的上述金属布线层其平面尺寸不同。6.如权利要求2所述的半导...

【专利技术属性】
技术研发人员：松浦正纯，堀部裕史，松本晋，滨谷毅，
申请(专利权)人：株式会社瑞萨科技，松下电器产业株式会社，
类型：发明
国别省市：JP[日本]