半导体器件的校准图形形成方法技术

一种半导体器件的校准图形形成方法，包括下列步骤：形成硅基板的单元区域、周围电路区域，以及标记线的每一个中的沟槽；在硅基板的整个表面上沉积一氧化物层，使得形成在硅基板的单元区域中的沟槽被填充氧化物层；在硅基板的单元区域与周围电路区域通过化学机械沉积氧化物层而形成一沟槽型绝缘层；形成一离子掺杂掩模，用以将单元区域的预定部分、形成在硅基板上的周围电路区域和填充着氧化物层的标记线的沟槽部分暴露出来；将杂质掺杂于硅基板未被离子掺杂掩模所覆盖的被暴露部分中；对氧化物层进行湿浸渍，直到形成硅基板最终结构，以便使被填充在标记线的沟槽中的氧化物层凹进；以及除去离子掺杂掩模。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，更具体地讲，涉及一种可简化校准图形形成过程的。
技术介绍
如通常在现有技术中公知的那样，半导体器件具有一包括多层的多层结构。因此，当制备半导体器件时，在一预定图形与形成于该预定图形下方的其他图形之间，或在一预定图形与形成于该预定图形上方的另一图形间的重叠精度(overlay-accuracy)是必需的。因此，在传统的用来制造半导体器件的工艺中，均设置了一校准图形，以便提高在前一工序所形成的第一图形与下一工序所形成的第二图形之间的重叠精度。这样的一种校准图形包括校准键(align key)与游标(vernier)，其中，校准键是用于使被称为光刻母版(reticle)的曝光掩模(exposure mask)对准晶片上部的准确位置，而游标则用于检测并修正重叠图形之间的重叠状态。而且，校准图形通常被设置在用于划分集成电路芯片(dies)的晶片(wafer)的标记线(scribe line)上。而且，校准图形被成形加工带有沟槽结构。由于在基板的上表面与沟槽下表面之间的阶差(a step difference)，从具有沟槽结构的校准图形获得校准信号。而且，光刻母版是根据所本文档来自技高网...

【技术保护点】
一种半导体器件的校准图形形成方法，该方法包括下列步骤：形成在硅基板的单元区域、周围电路区域，以及标记线的每一个中形成沟槽；在所述的硅基板的整个表面上沉积一氧化物层，使得形成在所述的硅基板的所述的单元区域中的所述的沟槽被填充所 述的氧化物层；在所述的硅基板的所述的单元区域和所述的周围区域通过化学机械沉积所述的氧化物层而形成一沟槽型绝缘层；形成一离子掺杂掩模，用以将所述的单元区域的预定部分、形成在所述的硅基板上的所述的周围电路区域和所述的标记线的被填 充所述的氧化物层的沟槽部分暴露出来；将杂质掺杂于所述的硅基板的未被所述的离子掺杂掩模所覆...

【技术特征摘要】
KR 2003-11-28 85801/031.一种半导体器件的校准图形形成方法，该方法包括下列步骤形成在硅基板的单元区域、周围电路区域，以及标记线的每一个中形成沟槽；在所述的硅基板的整个表面上沉积一氧化物层，使得形成在所述的硅基板的所述的单元区域中的所述的沟槽被填充所述的氧化物层；在所述的硅基板的所述的单元区域和所述的周围区域通过化学机械沉积所述的氧化物层而形成一沟槽型绝缘层；形成一离子掺杂掩模，用以将所述的单元区域的预定部分、形成在所述的硅基板上的所述的周围电路区域和所述的标记线的被填充所述的氧化物层的沟槽部分暴...

【专利技术属性】
技术研发人员：权元泽，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]