静电放电保护器件及其制造方法技术

一种静电放电保护器件及其制造方法，包括衬底、形成在衬底中的ｎ阱、形成在ｎ阱上的ｐ阱、形成在ｐ阱上的ＮＭＯＳ晶体管、以及形成在ｐ阱中的接地ｐ＋阱拾取器，该ＮＭＯＳ晶体管包括栅极电极、ｎ＋源极和ｎ＋漏极，其中ｎ阱连接至ＮＭＯＳ晶体管的ｎ＋漏极，且ｎ＋源极接地。连接ｎ＋漏极和ｎ阱，从而减小触发电压和衬底表面的电流密度。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法。更加具体而言，本专利技术涉及一种。
技术介绍
包括MOS场效应晶体管(MOSFET)的集成电路可以轻易地由静电放电(ESD)所损坏。ESD可由另一IC的输入/输出(I/O)引脚、电源引脚或焊垫传递到一IC，并且可以侵害晶体管的结、电介质和单位器件。已经开发出各种结构的ESD保护电路来保护器件免受ESD。ESD保护电路的重要角色为引导ESD电流由易受攻击电路到低阻抗路径。这种ESD保护电路可并联连接在I/O和电源引脚于中间电路之间，并起到通过在ESD期间提供低功率电流路径将ESD电流引导至外部区域的作用。具有代表性的放电保护电路可分为硅控制整流器(SCR)和npn双极晶体管。SCR使用寄生的npnp二极管向节点Vss释放ESD电流。npn双极晶体管基于回弹现象通过MOS晶体管的寄生npn双极晶体管的工作向节点Vss释放ESD电流。对于npn双极晶体管的结构，这种ESD保护电路可使用栅极接地的NMOS晶体管(ggNMOS)。图1为使用ggNMOS的传统ESD保护电路的电路图。图2为示出在释放电流时图1的ggNMOS的电压-电流(V-I)特性的本文档来自技高网...

【技术保护点】
一种静电放电保护器件，包括：衬底；ｎ阱，形成在衬底中；ｐ阱，形成在ｎ阱上；ＮＭＯＳ晶体管，形成在ｐ阱上，该ＮＭＯＳ晶体管包括栅极电极、ｎ＋源极和ｎ＋漏极；以及接地ｐ＋阱拾取器，形成在ｐ阱中，其 中ｎ阱连接至ＮＭＯＳ晶体管的ｎ＋漏极，且ｎ＋源极接地。

【技术特征摘要】
KR 2003-12-15 91308/031.一种静电放电保护器件，包括衬底；n阱，形成在衬底中；p阱，形成在n阱上；NMOS晶体管，形成在p阱上，该NMOS晶体管包括栅极电极、n+源极和n+漏极；以及接地p+阱拾取器，形成在p阱中，其中n阱连接至NMOS晶体管的n+漏极，且n+源极接地。2.如权利要求1所述的器件，其中该栅极电极接地。3.如权利要求1所述的器件，其中该栅极电极电性连接至n+漏极。4.如权利要求1所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。5.如权利要求1所述的器件，其中该n阱垂直延伸在n+漏极下并与n+漏极接触。6.如权利要求1所述的器件，其中该n阱垂直延伸从而与p阱形成结；以及其中n阱和p阱的结与n+漏极交叠。7.一种静电放电保护器件，包括p阱，形成在衬底中；NMOS晶体管，形成在p阱上，该NMOS晶体管包括电性连接至接地端的栅极电极和n+源极、以及电性连接至电路端的n+漏极；p+阱拾取器，形成在p阱区中，电性连接至接地端；以及n阱，形成在p阱区域下，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。8.如权利要求7所述的器件，还包括互连线，连接至接地端，其中n+源极、栅极电极和p+阱拾取器并联连接至互连线。9.如权利要求7所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。10.一种静电放电保护器件，连接至电路端和接地端，包括p阱，形成在衬底中；NMOS晶体管，形成在p阱上，该NMOS晶体管包括电性连接至电路端的栅极电极、电性连接至接地端的n+源极、以及电性连接至电路端的n+漏极；p+阱拾取器，形成在p阱区中，从而电性连接至接地端；以及n阱，形成在p阱区域下，其中n阱垂直延伸从而与NMOS晶体管的n+漏极接触。11.如权利要求10所述的器件，还包括第一互连线，连接至接地端，其中n+源极和p+阱拾取器并联连接至第一互连线。12.如权利要求10所述的器件，还包括第二互连线，用于连接电路端和n+漏极，其中栅极电极为第二互连线的延伸部分。13.如权利要求10所述的器件，其中该n+漏极的杂质浓度高于n+源极的杂质浓度。14.一种制造静电放电保护器件的方法，包括在衬底的上部形成p阱区，并在p阱区下形成...

【专利技术属性】
技术研发人员：金容顿，吴钟欢，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]