【技术实现步骤摘要】
本专利技术涉及半导体器件及制造半导体器件的方法。更具体，本专利技术涉及栅极结构和具有栅极结构的金属氧化物半导体(MOS)晶体管及形成栅极结构和MOS晶体管的方法。
技术介绍
随着半导体器件被高度地集成，其中布置了各种导电结构的有源区的尺寸被减小，以及有源区中的MOS晶体管的沟道长度也被缩短。当沟道长度减小时，MOS晶体管的源区或漏区更加受沟道区中的电场或电压的影响，这被称作短沟道效应。此外，当有源区的尺寸减小时，MOS晶体管的沟道宽度也被减小，由此增加MOS晶体管的阈值电压，这被称作窄沟道效应或窄宽度效应。由此，最近的研究和研发集中于在不减小半导体器件性能的条件下减小半导体器件中的导电结构的尺寸。垂直晶体管如鳍形结构、完全耗尽的倾斜沟道结构和周围栅结构是公共的例子。美国专利号6,413,082示例性地公开了一种鳍形结构的MOS晶体管，其中在源区/漏区之间设置多个薄沟道鳍片，栅电极延伸至沟道的顶表面和侧壁。根据鳍形构造的MOS晶体管，在沟道鳍片的两个侧壁上形成栅电极，栅极可以受其两个侧壁控制，由此减小短沟道效应。但是，鳍形构造的MOS晶体管是不利的，其中沿栅极的宽度方向平行布置多个沟道鳍片，因此在MOS晶体管中扩大了沟道区和源区/漏区。此外，鳍形构造的MOS晶体管还具有源区和漏区之间的结电容随沟道数目增加而增加的问题。在美国专利号4,996,574中示例性地公开了完全耗尽的倾斜沟道结构MOS晶体管。根据完全耗尽的倾斜沟道构造的MOS晶体管，其上形成沟道的有源层在垂直方向上突出预定宽度，栅电极围绕突出的沟道区。因此，突出的高度对应于沟道的宽度，以及突出的宽...
【技术保护点】
一种栅极结构，包括：形成在衬底上的栅电极，该栅电极包括导电材料；以及包围栅电极的侧表面的栅绝缘层。
【技术特征摘要】
KR 2004-2-19 10-2004-00108821.一种栅极结构，包括形成在衬底上的栅电极，该栅电极包括导电材料；以及包围栅电极的侧表面的栅绝缘层。2.根据权利要求1的栅极结构，其中栅电极具有在垂直方向上从衬底突出的柱形形状。3.根据权利要求2的栅极结构，其中栅绝缘层具有柱环形状，且与栅电极的侧表面接触。4.根据权利要求2的栅极结构，其中栅绝缘层具有圆柱形形状，且与栅电极的侧表面和底表面接触。5.根据权利要求1的栅极结构，其中栅电极包括具有第一直径的第一柱和第二柱，第二柱形成在第一柱的顶表面上且具有大于第一直径的第二直径，以及第一柱和第二柱互相集成地形成。6.根据权利要求5的栅极结构，其中在第一柱的侧表面和底表面上以及第二柱的底表面上形成栅绝缘层。7.根据权利要求1的栅极结构，其中衬底包括其顶表面上的凹陷部分，以及在凹陷部分中形成栅电极的下部。8.根据权利要求1的栅极结构，其中栅电极包括掺有杂质的多晶硅层。9.根据权利要求8的栅极结构，其中栅电极还包括多晶硅层的顶表面上的金属硅化物层。10.根据权利要求9的栅极结构，其中金属硅化物层包括选自由硅化钨、硅化钛、硅化钽、硅化钴和硅化镍构成的组的至少一种。11.根据权利要求1的栅极结构，其中栅电极包括栅电极的内侧表面上的导电图形和填充导电图形的内部的金属硅化物栓塞，以及导电图形包括掺有杂质的多晶硅。12.根据权利要求1的栅极结构，其中栅电极包括选自由钨、钛、钽、钴、镍、钼和钌构成的组的至少一种。13.根据权利要求1的栅极结构，其中栅绝缘层包括选自由氧化硅(SixOy，其中x和y是正数)层、氮氧化硅(SiON)层、氧化钽(Ta2O5)层、氮氧化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层及其组合物构成的至少一种。14.一种半导体器件，包括栅极结构，包括栅电极和栅绝缘层，栅电极形成在衬底且具有导电材料，栅绝缘层包围栅电极的侧表面；覆盖栅绝缘层的表面的沟道图形；从沟道图形的下部延伸的第一导电图形；以及从沟道图形的上部延伸的第二导电图形。15.根据权利要求14的半导体器件，其中栅电极具有在垂直方向上从衬底突出的柱形形状，以及栅绝缘层具有与栅电极的侧表面接触的柱环形状。16.根据权利要求14的半导体器件，其中沟道图形具有柱环形状，栅绝缘层形成在沟道图形的内侧表面上，以及栅电极具有与栅绝缘层的内侧表面接触的柱形形状。17.根据权利要求14的半导体器件，其中沟道图形具有包括内侧表面和外侧表面以及开口顶部的圆柱形形状，栅电极具有容纳在沟道图形中的柱形形状，以及栅绝缘层形成在沟道图形和栅电极之间，以便栅绝缘层与栅电极和沟道图形接触。18.根据权利要求14的半导体器件，其中沟道图形包括通过外延工艺形成的单晶硅。19.根据权利要求18的半导体器件，其中沟道图形包括通过外延工艺过程中的就地工艺掺杂的杂质。20.根据权利要求14的半导体器件，其中第一和第二导电图形分别覆盖沟道图形的下部和上部。21.根据权利要求14的半导体器件，其中第一和第二导电图形在彼此不同的方向上延伸。22.根据权利要求14的半导体器件，其中第一和第二导电图形在水平方向从栅极结构延伸。23.根据权利要求14的半导体器件，其中第一和第二导电图形分别在同一方向从栅极结构延伸，以及第一导电图形长于第二导电图形。24.根据权利要求14的半导体器件，其中第一和第二导电图形包括通过外延工艺和杂质掺杂工艺形成的掺杂单晶硅。25.根据权利要求14的半导体器件，其中衬底具有在其顶表面上的凹陷部分，以及在凹陷部分中形成栅极结构的下部。26.根据权利要求14的半导体器件，其中第一导电图形形成在衬底的表面上。27.根据权利要求26的半导体器件，其中该衬底包括其表面部分处的杂质掺杂区。28.根据权利要求14的半导体器件，其中第一导电图形与衬底隔开预定距离。29.根据权利要求28的半导体器件，还包括第一导电图形和衬底的表面之间的绝缘中间层。30.根据权利要求29的半导体器件，其中该衬底包括其表面部分处的杂质掺杂区。31.一种半导体器件，包括栅极结构，包括栅电极和栅绝缘层，栅电极具有在垂直方向上从衬底延伸的柱形形状，栅绝缘层包围栅电极的侧表面；沟道图形，包括通过外延工艺生长的单晶硅且具有包括内侧表面和外侧表面的圆柱形形状，沟道图形的内侧表面与栅绝缘层的表面接触；掺有杂质的第一导电图形，第一导电图形在其下部包围沟道图形的外侧表面，且在垂直于沟道图形的第一方向上延伸；以及掺有杂质的第二导电图形，第二导电图形在其上部包围沟道图形的外侧表面，且在垂直于沟道图形的第二方向上延伸。32.根据权利要求31的半导体器件，其中沟道图形具有约100至约300的厚度。33.根据权利要求31的半导体器件，还包括第一和第二导电图形之间的绝缘中间层，以便绝缘中间层覆盖沟道图形。34.根据权利要求31的半导体器件，其中栅电极包括具有第一直径的第一柱和第二柱，第二柱形成在第一柱的顶表面上且具有大于第一直径的第二直径，以及第一柱和第二柱互相集成地形成。35.根据权利要求34的半导体器件，其中沟道图形覆盖第一柱。36.根据权利要求35的半导体器件，其中在第一柱和沟道图形之间和在第二柱和沟道图形之间形成栅绝缘层。37.根据权利要求35的半导体器件，还包括包围第二柱的帽盖层。38.根据权利要求37的半导体器件，其中在栅电极和沟道图形之间和在栅电极和帽盖层之间形成栅绝缘层。39.根据权利要求37的半导体器件，其中帽盖层包括氮化硅。40.一种形成栅极结构的方法，包括在衬底上形成栅绝缘层，栅绝缘层包括内表面和外表面；以及形成与栅绝缘层的内表面接触的栅电极。41.根据权利要求40的方法，在形成栅绝缘层之前，还包括在衬底上形成牺牲层；通过部分地刻蚀牺牲层在牺牲层上形成第一开口，以便通过第一开口部分地露出衬底；以及沿第一开口的内表面形成单晶硅层，由此根据第一开口的形状形成单晶硅图形，以及其中栅绝缘层的外侧表面与单晶硅图形的上表面和内表面接触，以及栅绝缘层的内侧表面包围由第一开口限定的空间。42.根据权利要求41的方法，还包括在牺牲层上形成帽盖层，帽盖层具有用于部分地露出牺牲层表面的第二开口，其中使用帽盖层作为刻蚀掩模刻蚀掉牺牲层。43.根据权利要求42的方法，其中牺牲层被刻蚀，以便第一开口的底表面低于衬底的表面。44.根据权利要求43的方法，其中形成栅电极包括形成填充第一和第二开口的导电层；以及刻蚀导电层的上部，以便牺牲层的表面被露出。45.根据权利要求41的方法，其中形成牺牲层包括通过外延工艺形成硅化锗层。46.根据权利要求41的方法，其中通过外延工艺形成单晶硅层。47.根据权利要求40的方法，其中栅绝缘层包括选自由氧化硅(SixOy，其中x和y是正数)层、氮氧化硅(SiON)层、氧化钽(Ta2O5)层、氮氧化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层及其组合物构成的至少一种。48.根据权利要求40的方法，其中栅绝缘层形成至约10至约70的厚度。49.根据权利要求40的方法，其中形成栅电极包括形成掺有杂质的多晶硅层。50.根据权利要求49的方法，还包括在多晶硅层的顶表面上形成金属硅化物层。51.根据权利要求50的方法，其中金属硅化物层包括选自由硅化钨、硅化钛、硅化钽、硅化钴和硅化镍构成的组的至少一...
【专利技术属性】
技术研发人员：尹在万，朴东健，李忠浩，吉田诚，李哲，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。