使用交替淀积和蚀刻以及脉冲等离子体对高纵横比SOI结构进行没有切口的蚀刻制造技术

本发明专利技术提供了一种用电感耦合等离子体源在衬底的周期性蚀刻和淀积期间防止切口的方法。根据本方法，脉冲发生电感耦合等离子体源，以防止衬底上的电荷积累。电感耦合等离子体源的断开态选择为足够长，使得能够发生电荷释放，但是不会长到由于低占空比而导致蚀刻速率下降。脉冲发生可以控制为使得只在衬底被蚀刻成暴露出绝缘层的时候进行。也可以向绝缘层提供偏压且偏压的脉冲发生可以与电感耦合等离子体源的脉冲发生同相或异相。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及基于硅的微型机电系统的制造。更具体地说，本专利技术涉及使用具有脉冲电感耦合等离子体(ICP)源的交替淀积和蚀刻步骤来制造高纵横比(aspect ratio)的硅结构。
技术介绍
硅中的高纵横比元件的生产在微型机电系统(MEMS)器件的制造中使用很多。这种元件经常完全延伸至整个硅晶片且可能需要对硅衬底蚀刻超过500μm。即使“浅”元件也需要深达30μm的蚀刻深度，元件宽度小至1μm，需要结构的精确度具有超过30∶1的纵横比(深/宽)。为了确保制造在经济上可行，这些工艺必须以高蚀刻速率进行，以保持合理的产量。传统的单一步骤等离子体蚀刻工艺不能同时满足这些要求，因此已开发出了交替淀积/蚀刻工艺。例如，在美国专利4,985,114和5,501,893中公开的工艺结合射频(RF)偏置衬底电极使用高密度等离子体源，典型地为电感耦合等离子体(ICP)。六氟化硫(SF6)用作蚀刻气体和诸如CCl4(4,985,114)或C4F8(5,501,893)的气体用作淀积气体。所述工艺以若干秒的间隔在两种气体之间交替进行，且导致硅蚀刻速率大于5μm/min和高纵横比，且深蚀刻入硅衬底。应当注意，能够使用诸如电子回旋共振(ECR)或螺旋波(Helicon)的其它高密度等离子体源。一些MEMS设备需要硅衬底被蚀刻深至诸如二氧化硅(SiO2)层的埋置绝缘层，其作为蚀刻限位层。这种结构已知为绝缘体上硅(SOI)结构，其需要用于最终器件的功能。当这种结构使用诸如在‘114或‘893专利中公开的方法进行蚀刻时，出现“切口(notching)”，这是对文献记载现象的共同参考。切口很明显，作为硅的严重底切(undercutting)，位于硅/绝缘体界面。一般的理解是切口是在蚀刻过程中的充电效应引起的。这种效应在体蚀刻(bulk etch)中没有出现，因为硅衬底的导电足以确保衬底内的电流流动防止任何电荷分离。当蚀刻到达界面时，绝缘体暴露出且导电电流路径被打断，这允许发生电荷分离。由于等离子体中的离子和电子的不同的角向分布(angulardistribution)，离子(+ve电荷)趋向于积聚在元件的底部，而电子(-ve电荷)积聚在顶部。所得的电场的强度足以迫使将达到离子的轨迹转向发生边侧蚀刻(切口)的元件侧壁。请参见KPGiapis，Fundamentals ofPlasma Process-Induced Charging and Damage in Handbook of AdvancedPlasma Processing Techniques，RJ Shul and SJPearton，Eds，Springer2000。切口效应在高密度等离子体中更加普遍，因为离子密度以及由于离子的充电效应更大。这种效应能够通过使用诸如传统的反应离子蚀刻(RIE)中的低密度等离子体来降低，其在绝缘体已暴露出之后采用。参见Donohue等人的美国专利6,071,822。这种方法的主要缺点是可获得的蚀刻速率较低，其在必须蚀刻具有各种深度的元件是个严重的缺陷。这是蚀刻具有各种元件尺寸的器件的必然结果，其由于取决于纵横比的蚀刻(ARDE)而蚀刻至不同的深度，已描述了结合交替淀积/蚀刻工艺使用低频衬底偏压，作为解决切口现象的解决方案，参见Hopkins等人的美国专利6,187,685。这些专利技术人还描述了结合高密度蚀刻工艺使用脉冲RF偏压，作为减少切口的替换手段。Hopkins描述了高密度源(ICP)的脉冲发生，但是总结说这对于消除切口是无效的，因此教导了不要以这种方法作为可能的解决方案。Savas的美国专利5,983,828、6,253,704和6,395,641教导了使用脉冲ICP来减轻表面充电和随后的切口。更具体地说，在5,983,828专利中，Savas教导了用于消除切口的脉冲ICP，但是将ICP工作功率限制为大于5kW。在6,253,704和6,395,641专利中，Savas教导了脉冲ICP结合脉冲RF偏置功率。但是，Savas所公开的脉冲ICP都没有描述对于包括交替淀积和蚀刻步骤的多步骤工艺使用脉冲ICP来消除切口或存在这种启示。
技术实现思路
本专利技术的优选实施例涉及一种用于各向异性蚀刻衬底中的基本没有切口的元件。根据这种方法，衬底在等离子体室中进行交替周期性处理。交替周期性处理包括蚀刻步骤和淀积步骤。在交替周期性处理的蚀刻步骤期间，脉冲发生(pulsed)电感耦合等离子体源。更具体地说，在衬底被蚀刻且绝缘层暴露出来的时候，脉冲发生电感耦合等离子体源，且在衬底被蚀刻且绝缘层未暴露出来的时候，没有脉冲发生电感耦合等离子体源。向衬底提供偏压。也可以脉冲发生该偏压。这个脉冲发生与电感耦合等离子体源的脉冲发生可以同相也可以异相。偏压可以在RF频率上或可以为d.c。本专利技术的另一实施例涉及一种在周期性淀积/蚀刻处理中对设置在绝缘层上的硅衬底中的元件进行蚀刻的方法。该方法包括用来自电感耦合等离子体源的电感耦合等离子体蚀刻衬底，同时脉冲发生电感耦合等离子体源。脉冲电感耦合等离子体源的导通态(on state)的脉宽选择为使得电荷积累(charge build up)未达到稳态。典型地，这个条件在电感耦合等离子体源的导通态的脉宽小于几毫秒的时候满足。本专利技术的上述实施例通过减少或消除衬底和绝缘体连接处的切口而改善了现有技术。这在构造高纵横比SOI结构的时候特别有利，其中可能发生的切口可能致使结构与衬底松散。此外，脉冲的持续时间选择为使得蚀刻衬底所需的生产时间没有明显增大。因此，本专利技术提供了对现有技术的明显改善。附图说明图1示出了在现有技术的蚀刻和淀积方法中的衬底和可能发生的切口；图2示出了根据本专利技术的一个实施例的使用脉冲电感耦合等离子体源来蚀刻图1的元件；图3示出了根据本专利技术的优选实施例的蚀刻的衬底；以及图4是根据本专利技术的优选实施例的蚀刻衬底的方法的流程图。具体实施例方式本专利技术的优选实施例涉及一种用于减少或消除在蚀刻SOI结构时观察到的切口的方法和装置。这优选地伴随使用交替淀积/蚀刻工艺并结合在导通态和断开态(off state)之间进行脉冲发生的ICP源。参考图1，示出了没有脉冲发生ICP源的在衬底4中蚀刻出的元件2，衬底4已淀积在绝缘层8上。元件2是使用‘893专利的工艺进行约2分钟的过蚀刻(足以蚀刻其它较小的结构)的蚀刻SOI结构的结果。在这种工艺中，切口6形成在衬底4和绝缘层8的连接处。在硅-绝缘体界面上的切口6是明显的，且延伸到硅中～3μm。可以看出切口6底切(undercut)了从衬底4蚀刻出的元件2。由于待构造的元件的尺寸减小，切口6所致使的底切可能严重损坏了正在构造的元件。更具体地说，具有～4μm的宽度的元件被严重底切，使得很多元件的长度不足以粘附到衬底上。因此，在极端的情况中，衬底4的切口6可能导致从衬底4构造的器件的损坏。应当理解，使用高密度源(例如入‘114专利所描述)的其它淀积/蚀刻工艺具有类似的效果。为了最小化或防止如图1所示的切口，本专利技术的优选实施例脉冲发生电感耦合等离子体源。优选在淀积/蚀刻工艺的蚀刻周期内脉冲发生ICP源，因为这是主要产生切口的时候。但是，也可以在整个淀积和蚀刻周期内脉冲发生ICP。ICP导通态的脉宽本文档来自技高网...

【技术保护点】
一种用于各向异性蚀刻衬底中的元件的方法，包括以下步骤：将衬底在等离子体室中进行交替周期性处理，所述交替周期性处理包括蚀刻步骤和淀积步骤；以及在交替周期性处理的蚀刻步骤期间，脉冲发生电感耦合等离子体源。

【技术特征摘要】
US 2002-7-24 60/398,347;US 2003-6-19 10/601,0761.一种用于各向异性蚀刻衬底中的元件的方法，包括以下步骤将衬底在等离子体室中进行交替周期性处理，所述交替周期性处理包括蚀刻步骤和淀积步骤；以及在交替周期性处理的蚀刻步骤期间，脉冲发生电感耦合等离子体源。2.如权利要求1所述的方法，还包括向衬底提供偏压的步骤。3.如权利要求2所述的方法，还包括脉冲发生所述偏压的步骤。4.一种用于蚀刻设置在绝缘层上的硅衬底中的元件的方法，作为周期性淀积/蚀刻处理的一部分，所述方法包括用来自电感耦合等离子体源的电感耦合等离子体蚀刻衬底，同时脉冲发生所述电感耦合等离子体源。5.如权利要求4所述的方法，还包括向衬底提供偏压的步骤。6.如权利要求5所述的方法，还包括脉冲发生所述的提供给衬底的偏压的步骤。7.如权利要求6所述的方法，其中所述偏压的脉冲发生与电感耦合等离子体源的脉冲发生同相。8.如权利要求6所述的方法，其中所述偏压的脉冲发生与电感耦合等离子体源的脉冲发生异相。9.如权利要求6所述的方法，其中所...

【专利技术属性】
技术研发人员：大卫约翰逊，罗素威斯特曼，赖守亮，
申请(专利权)人：优利讯美国有限公司，
类型：发明
国别省市：US[美国]