使用离子注入制造的非易失性器件和该器件的制造方法技术

公开了一种使用离子注入制造的非易失性存储器件以及制造该器件的方法。在半导体衬底上形成介电层，并且通过使用Ｓｉ或Ｇｅ的离子注入来形成离子注入层，该离子注入层用作电荷俘获地点。然后，执行退火工艺。接着，执行用于在介电层上形成晶体管的工艺。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体而言，涉及一种使用离子注入制造的非易失性器件，以及该器件的制造方法。
技术介绍
非易失性存储器件、如EEPROM，即使在没有电源时也能保持其数据。非易失性存储器件包括电荷俘获层，其用于俘获置于晶体管的栅极和沟道之间的电荷使得阈值电压能够变化。图1是常规非易失性存储器件的截面图。参照图1，栅极20形成在半导体衬底10的上方，源极区51和漏极区55形成在栅极20两侧的半导体衬底10中，沟道11形成在源极区51和漏极区55之间的半导体衬底10中。源极区51和漏极区55可以具有轻掺杂漏极(LDD)结构。此外，存储电荷的电荷俘获层40形成在栅极20和沟道11之间，并且隧道介电层30形成在电荷俘获层40之下，在该隧道介电层中发生电荷的隧穿并且通过该隧道介电层注入电荷。在电荷俘获层40中被俘获的电荷提供了电场，并且通过俘获或迁移电荷，这一电场可以改变。该电场影响了栅极之下的沟道11，从而使阈值电压Vth变化。因为电荷俘获层40或电荷俘获地点(charge trapping site)被隔离，所以电荷保持存储在电荷俘获层40中。因此，即使当不再供应电源时，数据还保持在该器件中。此外，可以在电荷俘获层40和栅极20之间插入诸如氧化硅的绝缘体45，并且可以在栅极20的侧壁上形成间隙壁61和63以产生LDD结构。间隙壁61和63可以是不同的绝缘体。例如，间隙壁可以包括氧化硅衬层63和氮化硅层61。图2是说明常规非易失性存储器件的漏极电流Id的电路图。参照图2，可以通过使用以下方法探测漏极电流Id来操作常规的非易失性存储器件。将栅极电压Vg施加到晶体管的栅极(图1所示的20)，将漏极电压Vd固定在漏极区(图1所示的55)中，并且将0V的源极电压Vs施加到源极区(图1所示的51)。图3是说明常规非易失性存储器件的擦除和写操作的图。参照图3，根据电荷俘获层40是在写状态还是在擦除状态，阈值电压Vth具有不同的值。写状态是当电荷被存储在电荷俘获层40中的状态。也就是说，被施加从而使沟道导通的栅极电压Vg根据电荷是否存储在电荷俘获层40中而变化。更具体而言，如图3所示，在擦除状态，使沟道导通从而使电流Id流过所需的栅极电压Vg约为0.1V。然而，在写状态，由于阈值电压Vth的增大，使沟道导通从而使电流Id流过所需的栅极电压Vg上升到约2V。由于非易失性存储器件使用在电荷俘获层(图1所示的40)中被俘获的电荷来改变阈值电压Vth，所以已进行了多种努力来改善电荷俘获层40。例如，常规上，将由金属或类似金属的材料构成的控制栅用作电荷俘获层40。在硅-氧化物-氮化物-氧化物-硅(SONOS)器件中，可以使用氮化硅层中的电荷俘获地点。此外，已使用提供能量量子阱的纳米晶体来不连续地控制电荷的位置并改善可靠性。然而，常规上，用于非易失性存储器件的电荷俘获层的制造工艺非常复杂，或者存储窗基本上较窄，使得仅有一些有限的电压能够被施加到栅极20。也就是说，在栅极20上可能的电压范围(ΔV)会在约0.6V或约2.2V。因此，这样的常规非易失性存储器件具有相对窄的存储窗。此外，上述方法包括复杂的工艺。当纳米晶体层用作电荷俘获层40时，可以使用以下方法来形成纳米晶体层。首先，使用设置在非晶Si层上的岛作为蚀刻掩模来蚀刻非晶Si层。然后，热处理被蚀刻的非晶Si层以形成点状的纳米晶体。或者，在高温下热处理Si过量的氧化硅层使得点状的硅可以形成在氧化硅层中。或者，可以使用低压化学气相淀积(LPCVD)来形成点状的硅。因此，需要发展一种非易失性存储器件，其具有较宽的存储窗并包括使用简单工艺形成的电荷俘获层。
技术实现思路
本专利技术提供了一种非易失性存储器件的制造方法，其具有较宽的存储窗并包括使用简单工艺形成的电荷俘获层。根据本专利技术的一个方面，提供了一种使用离子注入的非易失性存储器件的制造方法，该方法包括在半导体衬底上形成介电层；将半导体原子离子注入到所述介电层中以形成离子注入层，该离子注入层将用作电荷俘获地点；以及在所述介电层上形成晶体管的栅极。所述介电层可以包括氧化硅层。所述介电层可以形成为10nm至50nm的厚度。可以控制所述离子注入使得所述半导体原子不穿透到形成在所述介电层之下的所述半导体衬底中。可以使用Si+作为所述半导体原子的离子来执行所述离子注入。可以使用Ge+作为所述半导体原子的离子来执行所述离子注入。所述半导体原子的离子可以以约1015/cm3至约1017/cm3的剂量被离子注入到所述介电层中。在形成所述离子注入层之后，所述方法可以进一步包括退火所述离子注入层和所述介电层的操作。可以在约900℃至1100℃下执行所述退火。可以在所述离子注入之后或者在形成所述栅极之后直接执行所述退火。使用根据本专利技术的方法制造的非易失性存储器件可以包括形成在半导体衬底上的介电层；通过将半导体原子离子注入到所述介电层中而形成的离子注入层，该离子注入层将用作电荷俘获地点；形成在所述介电层上的晶体管的栅极；以及，形成在所述半导体衬底中的源极/漏极区。根据本专利技术，提供了使用离子注入制造的非易失性存储器件以及该存储器件的制造方法。附图说明通过参考附图对其示例性实施例的详细描述，本专利技术的以上和其他特征及优点将变得更加明了。图1是常规非易失性存储器件的截面图；图2是说明常规非易失性存储器件的漏极电流Id流动的电路图；图3是说明常规非易失性存储器件的擦除和写操作的图； 图4是说明根据本专利技术一实施例在半导体衬底上形成介电层的操作的截面图；图5是说明根据本专利技术一实施例将半导体原子离子注入到介电层中的操作的截面图；图6是说明根据本专利技术一实施例退火离子注入层的操作的截面图；图7是说明根据本专利技术一实施例在介电层上形成晶体管栅极的操作的截面图；图8是相对于施加的电压V的标准化电容C/Cox的曲线图，以解释根据本专利技术一实施例的扩展的存储窗的效果；以及图9至12是相对于施加的电压V的标准化电容C/Cox的曲线图，以解释影响根据本专利技术一实施例的存储窗扩展的变量。具体实施例方式现将参照附图更充分地描述本专利技术，附图中示出了本专利技术的示例性实施例。然而，本专利技术可以以多种不同的形式实施，而不应解释为仅限于在此阐述的实施例；而且，提供这些实施例是为了使本公开彻底而全面，并将本专利技术的构思充分传达给本领域技术人员。在本专利技术的一实施例中，形成在半导体衬底上的介电层用作绝缘体，并且离子注入层用作电荷俘获层。在这种情况下，通过将离子化的半导体原子、如Si+或Ge+注入到介电层中然后执行退火，来形成离子注入层。控制离子注入使得离子基本上仅被注入到介电层中。结果，经退火的离子注入层仅形成在介电层中。图4至7是说明根据本专利技术一实施例的非易失性存储器件的截面图。图4是说明在半导体衬底100上形成介电层200的操作的截面图。参照图4，在例如硅单晶衬底的半导体衬底100上形成介电层200。可以根据最终器件的大小来改变介电层200的厚度。例如，介电层200可以具有50nm或更小的厚度。更具体而言，介电层200可以具有10nm至50nm的厚度，优选约30nm。介电层200可以由具有绝缘特性的电介质材料形成，比如氧化硅。图5是说明根据本专利技术一实施例将半导体原子离子注入到介电层200中的操作的截面图本文档来自技高网...

【技术保护点】
一种非易失性存储器件的制造方法，该方法包括：在半导体衬底上形成介电层；将半导体原子离子注入到所述介电层中以形成离子注入层，该离子注入层将用作电荷俘获地点；以及在所述介电层上形成晶体管的栅极。

【技术特征摘要】
KR 2004-11-15 93005/041.一种非易失性存储器件的制造方法，该方法包括在半导体衬底上形成介电层；将半导体原子离子注入到所述介电层中以形成离子注入层，该离子注入层将用作电荷俘获地点；以及在所述介电层上形成晶体管的栅极。2.根据权利要求1所述的方法，其中所述介电层包括氧化硅层。3.根据权利要求1所述的方法，其中所述介电层形成为10nm至50nm的厚度。4.根据权利要求1所述的方法，其中控制所述离子注入使得所述半导体原子不穿透到在所述介电层之下的所述半导体衬底中。5.根据权利要求1所述的方法，其中使用Si+作为所述半导体原子的离子来执行所述离子注入。6.根据权利要求1所述的方法，其中使用Ge+作为所述半导体原子的离子来执行所述离子注入。7.根据权利要求1所述的方法，其中所述半导体原子的离子以约1015/cm3至1017/cm3的剂量被离子注入到所述介电层中。8.根据权利要求1所述的方法，在形成所述离子注入层之后，所述方法还包...

【专利技术属性】
技术研发人员：韩桢希，赵薰英，金桢雨，朴赞真，吴钟守，赵起贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]