用于制造半导体器件的相移掩模制造技术

提供一种相移掩膜，其中包括：形成在透明基片上的相移膜；以及形成在该透明基片的划线区域中的遮光膜的相移掩膜，其中由所述划线区域所包围的区域包括要形成集成电路部分的集成电路区域，以及要形成在所述集成电路部分的外围的外围边缘部分的外围边缘区域，以及所述遮光膜至少形成在一部分所述外围边缘区域和所述集成电路区域中。该相移掩膜用于制造具有防潮性能的半导体器件。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种提高在多层布线结构中的防潮性能的半导体器件及其制造方法，以及可用于制造该半导体器件的相移掩膜。
技术介绍
最近几年，随着大规模集成电路的发展，多层布线结构的设计规格倾向于减小尺寸。因此，通过形成用于金属布线材料的薄膜并且直接蚀刻该薄膜而形成的一些布线太细而不能够制造。因此，采用下述方法作为形成该布线的方法。也就是说，在形成层间绝缘膜之后，在该层间绝缘膜中形成沟槽图案或通孔图案，并且把布线材料镶嵌在该图案的开口区域，从而形成布线。这种形成布线的方法被称为镶嵌方法。当通过蚀刻而形成布线时，W、Al或Al合金通常被用作为布线材料。但是，当采用镶嵌方法时，通常使用Cu，因为它具有低电阻率和对电子迁移具有高抵抗力。在制造该半导体器件中，例如晶体管、接头、布线、焊盘这样的元件被形成在一个半导体晶片上。在此之后，该半导体晶片被分为多个芯片，每个芯片使用陶瓷或塑料来封装。为了加速信号的传输速率，这对于布线的性能是重要的，减小布线之间的电容以及在不同层面中提供的布线之间的寄生电容是有效的。因此，最近开发的重点被置于降低存在于相同层面中提供的布线之间的绝缘膜的介电常数和存在于不同层面中的布线之间的层间绝缘膜的介电常数，以及降低布线本身的电阻。另外，为了降低介电常数，除了氧化硅膜之外，氟掺杂的氧化硅膜、无机绝缘膜、有机绝缘膜等等最近被用作为层间绝缘膜，以取代氧化硅膜。通常，当材料的原子或分子之间的距离变大时，由于薄膜密度的降低导致介电常数变小。但是，具有低介电常数的上述层间绝缘膜的热膨胀系数基本上与例如基片这样的其它构成材料的热膨胀系数不同。由于热膨胀系数的差别，导致随后的热处理产生较大热应力。热应力被集中在该芯片的边角上而造成应力集中，并且可能在芯片的边角出现层面之间的剥离或裂纹，潮气容易进入该芯片。由于上述热膨胀系数的差别导致的应力集中在采用镶嵌方法的半导体器件中特别显著。其原因是，根据该镶嵌方法存在热膨胀系数具有显著差别的大量部分，由于层间绝缘膜形成在平整的布线层等等上，沟槽图案等等被形成在层间绝缘膜中，并且在此之后，布线材料被嵌入在该开口区域中。因此，采用镶嵌方法的常规半导体器件具有难以保证足够的防潮性能的缺点。
技术实现思路
本专利技术考虑到上述缺点而作出，其目的是提供一种半导体器件及其制造方法，其可以避免芯片面积增加和保证高防潮性，并且防止在外围边缘部分脱离，以及提供一种用于制造这种半导体器件的相移掩膜。经过研究，本专利技术的专利技术人获得下文所述的本专利技术的各种形式。根据本专利技术的半导体器件包括形成有集成电路的一个集成电路部分、包括在该集成电路部分周围的金属膜的主壁面部分、包括有选择地形成在该集成电路部分和主壁面部分之间的金属膜的副壁面部分。该集成电路部分、主壁面部分和副壁面部分共用一个半导体基片，并且一个或两个或更多个层间绝缘膜形成在该半导体基片之上，其中有选择地形成开孔。构成该集成电路的一部分线路和被提供到每个主壁面部分和副壁面部分的一部分金属膜基本上被形成为相同的层面。根据本专利技术，由于副壁面部分被有选择地形成在主壁面部分和集成电路部分之间，一个壁面部分有选择地具有主壁面部分和副壁面部分的双重结构。因此，即使当由于采用镶嵌方法导致较大应力集中在半导体基片等等的一角上时，应力也被分散到副壁面部分上，通过把副壁面部分置于应力容易集中的位置处。从而，弹性结构形成在不会由于层面之间的剥离、破裂等等而导致应力释放的位置处。因此，随着出现破裂情况的减少，可以保持潮气的进入比例，并且保证较高的防潮性能。另外，由于一部分布线和一部分金属膜基本上被形成为相同的层面，因此可以与布线同时地形成该金属膜。因此，可以避免处理步骤增加。根据本专利技术的一种制造半导体器件的方法是制造这样一种半导体器件的方法，该半导体器件具有形成集成电路的集成电路部分和包括在该集成电路部分周围的金属膜的主壁面部分。该方法包括如下步骤与集成电路部分和主壁面部分的形成同时进行，有选择地在集成电路部分和主壁面部分形成包括金属膜的副壁面部分。根据本专利技术的相移掩膜是包括形成在透明基片上的相移膜和形成在该透明基片的划线(scribe line)区域中的遮光膜的相移掩膜。由划线区域所包围的区域包括要形成集成电路部分的集成电路区域，以及要形成在集成电路部分的外围的外围边缘部分的外围边缘区域。遮光膜至少形成在一部分外围边缘区域和集成电路区域中。附图说明图1为示出根据本专利技术第一实施例的半导体器件的结构的布局；图2为示出第一实施例的集成电路部分的结构的截面示图；图3为示出沿着图1中的I-I线截取的截面的截面示图；图4为示出第一实施例的阻值测量部分的结构的布局；图5为沿着图4中的II-II线截取的截面示图；图6为示出根据本专利技术第二实施例的半导体器件的壁面部分的结构的布局；图7为示出根据本专利技术第三实施例的半导体器件的壁面部分的结构的布局； 图8为示出根据本专利技术第四实施例的半导体器件的壁面部分的结构的布局；图9为示出根据本专利技术第五实施例的半导体器件的壁面部分的结构的布局；图10为示出根据本专利技术第六实施例的半导体器件的壁面部分的结构的布局；图11为示出根据本专利技术第七实施例的半导体器件的壁面部分的结构的布局；图12为示出根据本专利技术第八实施例的半导体器件的壁面部分的结构的布局；图13为示出根据本专利技术第九实施例的半导体器件的壁面部分的结构的布局；图14为示出根据本专利技术第十实施例的半导体器件的壁面部分的结构的布局；图15为示出根据本专利技术第十一实施例的半导体器件的壁面部分的结构的布局；图16为示出根据本专利技术第十二实施例的半导体器件的壁面部分的结构的布局；图17为示出根据本专利技术第十三实施例的半导体器件的壁面部分的结构的布局；图18A至图18M为按照处理次序示出制造根据本专利技术第一实施例的半导体器件的方法的截面示图；图19为示出在形成焊盘之后的晶片的平面示图；图20为示出放大由图19中的虚线所示的区域的布局；图21为示出主壁面部分2和副壁面部分3的结构的一个例子的截面示图；以及图22为示出当对图16中所示的第十二实施例执行替换时的结构的布局；图23A和23B为示出根据本专利技术第十四实施例的相移掩膜的平面示图和截面示图；图24A和24B为示出根据本专利技术第十四实施例的相移掩膜的放大示图；图25A至25C为示出根据本专利技术第十五实施例的相移掩膜的放大示图；图26A和26B为示出根据本专利技术第十五实施例的相移掩膜的放大示图；图27A和27B为示出根据本专利技术第十六实施例的相移掩膜的放大示图；图28A和28B为示出根据本专利技术第十七实施例的相移掩膜的放大示图；图29A和29B为示出根据本专利技术第十八实施例的相移掩膜的放大示图；图30A和30B为示出一种相移掩膜的平面示图和截面示图；图31为示出一个旁瓣(No.1)的示意图；以及图32为示出一个旁瓣(No.2)的示意图。具体实施例方式在下文中，将参照附图具体描述根据本专利技术的实施例的半导体器件及其制造方法。-第一实施例-首先，将描述本专利技术的第一实施例。图1为示出根据本专利技术第一实施例的半导体器件的结构的布局。图2为示出第一实施例的集成电路部分的结构的截面示图，以及图3为示出沿着图1中的I-I线截取的截面的截面示图。图4为示出第一实施例的阻值测量部分的结构的布局，以及本文档来自技高网...

【技术保护点】
一种相移掩膜，其中包括：形成在透明基片上的相移膜；以及形成在该透明基片的划线区域中的遮光膜的相移掩膜，其中由所述划线区域所包围的区域包括要形成集成电路部分的集成电路区域，以及要形成在所述集成电路部分的外围的外围边缘部分的外围边缘区域，以及所述遮光膜至少形成在一部分所述外围边缘区域和所述集成电路区域中。

【技术特征摘要】
JP 2002-3-15 072737/2002;JP 2002-9-30 286687/20021.一种相移掩膜，其中包括形成在透明基片上的相移膜；以及形成在该透明基片的划线区域中的遮光膜的相移掩膜，其中由所述划线区域所包围的区域包括要形成集成电路部分的集成电路区域，以及要形成在所述集成电路部分的外围的外围边缘部分的外围边缘区域，以及所述遮光膜至少形成在一部分所述外围边缘区域和所述集成电路区域中。2.根据权利要求1所述的相移掩膜，其中所述外围边缘部分包括用于形成包围所述集成电路部分的主壁面部分的主壁面部分图案。3.根据权利要求2所述的相移掩膜，其中所述遮光膜仅仅形成在所述外围边缘区域中的所述主壁面部分附近。4.根据权利要求1所述的相移掩膜，其中所述外围边缘部分包括用于形成在所述集成电路部分和所述主壁面部分之间的副壁面部分的副壁面部分图案。5.根据权利要求4所述的相移掩膜，其中所述遮光膜仅仅形成在所述外围边缘区域中的所述主壁面部分图案和所述副壁面部分图案的附近。6.根据权利要求1所述的相移掩膜，其中用于形成接触孔的接触孔图案被形成在不形成所述遮光膜的区域中的所述相移掩膜中。7.根据权利要求6所述的相移掩膜，其中所述接触孔图案是用于形成到达晶体管的源/漏区的接触孔的图案。8.根据权利要求1所述的相移掩膜，其中在形成所述遮光...

【专利技术属性】
技术研发人员：渡边健一，河野通有，難波浩司，助川和雄，长谷川巧，泽田丰治，三谷纯一，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：JP[日本]