非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，其中一个单位单元包括：选择栅极（３），其隔着绝缘膜（２）而配置于基板（１）上的第１区域；浮置栅极（６ａ），其隔着绝缘膜（５）而配置于与第１区域邻接的第２区域；扩散区域（７ａ），其与第２区域邻接并且配置于基板表面上的第３区域；控制栅极（１１），其隔着绝缘膜（８）而配置于浮置栅极（６ａ），该装置构成为：使用对应的第１单位单元与第２单位单元来存储１位的数据。因此，能够进行高速且稳定的读出。

【技术实现步骤摘要】

本专利技术涉及具有单元晶体管的非易失性半导体存储装置，特别涉及可实现高速且稳定的读出的非易失性半导体存储装置。
技术介绍
在以往的非易失性半导体存储装置中，使用互补存储的两个非易失性存储器元件来保持1位数据，读出时使用差动型的读出放大器，其输入IN+和IN-分别输入Data线和DataX线的电位(现有例1，参照专利文献1)。根据这样的构成，即使两个非易失性存储器元件的阈值电压的差小，也可可靠地读出数据，由于还能检测微小的电压差，所以也可读出写入较浅的即耗尽(depletion)状态与增强(enhancement)状态的阈值的差小的非易失性存储器元件对的数据。还有，在以往的非易失性半导体存储装置中，已知有图6～8所示的非易失性半导体存储装置(现有例2)。现有例2涉及的非易失性半导体存储装置，存储器单元阵列中具有第1扩散区域107、选择栅极103、第2扩散区域(图6的121)、浮置栅极106和控制栅极111(参照图6、7)。第1扩散区域107，在基板101表面沿着一个方向延展，相互分离地被并设。第1扩散区域107被用作局部位线(图8的LB)。选择栅极103，隔着绝缘膜102而被配置于相邻的第1扩散区域107之间的区域的基板101上，沿着第1扩散区域107的延展方向延展。第2扩散区域(图6的121)，被配置于单元区域外的选择栅极103下的基板101表面，在单元区域外的两外侧沿与选择栅极103交叉的方向延展。第2扩散区域(图6的121)被用作公共源极。浮置栅极106是存储节点，隔着绝缘膜102而被配置于第1扩散区域107与选择栅极103之间的区域内，若从俯视方向看则被配置为岛状。控制栅极111，隔着绝缘膜108而被配置于浮置栅极106与选择栅极103之上，相互分离地被并设，向与选择栅极103交叉的方向延展。控制栅极111被用作字线(图8的W0～W15)。第1单位单元包括位于选择栅极103两侧的第1扩散区域107中的一方的第1扩散区域107、浮置栅极106、控制栅极111和选择栅极103，第2单位单元包括位于选择栅极103两侧的第1扩散区域107中的另一方的第1扩散区域107、浮置栅极106、控制栅极111和选择栅极103。第1单位单元和第2单位单元相互共有选择栅极103下的沟道。在该非易失性半导体存储装置中，通过对选择栅极103施加正电压，从而在单元区域内的选择栅极103下的基板101表面形成反转层120。参照图8，局部位线LB经由选择开关SW而与全局位线GB电连接。全局位线GB，与对应的一个读出放大器SA电连接。读出放大器SA，放大全局位线GB与参考用全局位线RGB之间的电位差。参考用全局位线RGB与各读出放大器SA电连接。结合附图，对现有例2涉及的非易失性半导体存储装置进行说明。图9是用于说明现有例2涉及的半导体存储装置的读出动作(浮置栅极中未积累电子的状态下的读出动作)的示意图。在读出动作中，进行选择性地读出第1单位单元及第2单位单元的任一个单元。参照图9，在浮置栅极106中未积累电子的状态(擦除状态；阈值电压低)下，通过对控制栅极111、选择栅极103、第2扩散区域(图6的121)施加正电压，电子e穿过浮置栅极106正下方的沟道，并穿过形成于选择栅极103下的反转层120，从第1扩散区域107移动到第2扩散区域(图6的121)。另一方面，在浮置栅极106中积累了电子的状态(写入状态；阈值电压高)下，即使对控制栅极111、选择栅极103、第2扩散区域(图6的121)施加正电压，由于浮置栅极106下没有沟道，故电子e也不流动(图中未表示)。通过以电子e是否流动来判断数据(0/1)，从而进行读出。若根据现有例2涉及的非易失性半导体存储装置，则与现有例1涉及的非易失性半导体存储装置相比，其通过将选择栅极103的沟道设为漏极并读出，从而不是经由一方的单位单元的非对象存储节点，而是采用进行夹着选择栅极103、与非对象存储节点对置并独立的另一方的单位单元的对象存储节点的读出的构成，由于实际上作为1位单元起作用，因此芯片尺寸变小，可使芯片成本降低，还有利于获得稳定的电路动作。但是，现有例2涉及的非易失性半导体存储装置中，在读出时不能读余量(read margin)小且高速地读出。其理由为由于使用进行读出的被选择的单位单元为“0”时的第1电位与为“1”时的第2电位的中间电位的参考电位，因此，读出时的被输入到读出放大器SA的差电位(第1电位与参考电位的差，第2电位与参考电位的差)，变为第1电位与第2电位的振幅的1/2(参照图10)。专利文献1特开2002-237191号公报
技术实现思路
本专利技术的主要课题为使高速且稳定的读出成为可能。本专利技术的第1观点中，在非易失性半导体存储装置中，一个单位单元包括选择栅极，其配置于基板上的第1区域；存储节点，其配置于与所述第1区域邻接的第2区域；扩散区域，其与所述第2区域邻接并且设置于所述基板表面上的第3区域；控制栅极，其配置于所述存储节点上，该装置构成为使用对应的两个所述单位单元来存储1位数据。在本专利技术的所述非易失性半导体存储装置中，优选对应的两个所述单位单元，相互共有所述选择栅极下的沟道。在本专利技术的所述非易失性半导体存储装置中，优选对应的两个所述单位单元，以互补地存储位数据的方式构成，更优选采用True/Bar结构，其中对应的两个所述单位单元中的一方的单位单元保持0的状态，且另一方的单位单元保持1的状态。在本专利技术的所述非易失性半导体存储装置中，优选包括读出放大器，其在读出时，放大从对应的两个所述单位单元中的一方的单位单元的扩散区域取出的第1电位，与从对应的两个所述单位单元中的另一方的单位单元的扩散区域取出的第2电位之间的差电位。在本专利技术的所述非易失性半导体存储装置中，优选所述读出放大器，经由第1位线及第1选择开关而与所述一方的单位单元的扩散区域电连接，并且经由第2位线及第2选择开关而与所述另一方的单位单元的扩散区域电连接。本专利技术的第2观点中，在非易失性半导体存储装置中，其中一个单位单元包括选择栅极，其配置于基板上的第1区域；第1、第2存储节点，其配置于与所述第1区域两侧邻接的第2、第3区域；扩散区域，其与所述第2、第3区域的每一个邻接并且配置为与所述第1区域对置；控制栅极，其配置于所述第1、第2存储节点及所述选择栅极上，该装置通过在所述单位单元的所述第1、第2存储节点中存储互补的数据而存储1位数据。根据本专利技术(技术方案1～7)，与使用参考电位的构成的非易失性半导体存储装置相比，不需要参考电位，由于可放大读出时的读出输入的差电位，因此可实现高速且稳定的读出。总之，通过采取互补读出，从而可谋求高速且高可靠化。附图说明图1是示意性地表示本专利技术的实施方式1涉及的非易失性半导体存储装置的构成的电路图；图2是用于说明本专利技术的实施方式1涉及的非易失性半导体存储装置的读出动作的一个例子的示意图；图3是用于说明本专利技术的实施方式1涉及的非易失性半导体存储装置的写入动作的一个例子的示意图；图4是用于说明本专利技术的实施方式1涉及的非易失性半导体存储装置的擦除动作的一个例子的示意图；图5是示意性地表示本专利技术的实施方式1涉及的非易失性半导体存储装置的第1电位与第2电位的时效变化的图。图6是示意性地表示现本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其中一个单位单元包括：选择栅极，其配置于基板上的第１区域；存储节点，其配置于与所述第１区域邻接的第２区域；扩散区域，其与所述第２区域邻接并且设置于所述基板表面上的第３区域；控制栅极 ，其配置于所述存储节点上，该装置构成为：使用对应的两个所述单位单元来存储１位的数据。

【技术特征摘要】
JP 2005-6-22 2005-1818511.一种非易失性半导体存储装置，其中一个单位单元包括选择栅极，其配置于基板上的第1区域；存储节点，其配置于与所述第1区域邻接的第2区域；扩散区域，其与所述第2区域邻接并且设置于所述基板表面上的第3区域；控制栅极，其配置于所述存储节点上，该装置构成为使用对应的两个所述单位单元来存储1位的数据。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，对应的两个所述单位单元，相互共有所述选择栅极下的沟道。3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，对应的两个所述单位单元，以互补地存储1位数据的方式构成。4.根据权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于，采用对应的两个所述单位单元中的一方的单位单元保持0的状态，且另一方的单位单元保持1的状态的True/Bar结构。5.根据权利要求...

【专利技术属性】
技术研发人员：须藤直昭，金森宏治，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]