一种高速晶圆允收测试方法技术

本发明专利技术公开了一种高速晶圆允收测试方法，其中的版图设计中器件的组合相互独立；编辑测试算法时采用相同类型器件、相同测试项目的并行处理的方法；编辑测试程序时，将各个器件在测试过程中具有相同测试条件端子连接在一起并使用一个ＳＭＵ来完成接地或加偏置电流或电压的动作，然后指定各个器件中需要测量的端子分别连接到不同的ＳＭＵ上；测试时，一次完成所有器件的测试工作且每个所述ＳＭＵ分享测试精度的设定，并一次报告所有器件测试结果。本发明专利技术由于在测试中采取ＳＭＵ并行处理及改进了Ｃｏｍｍｏｎ　　ＰＡＤ的连接方法，有效的提高了测试速度。

【技术实现步骤摘要】

本专利技术涉及一种适用于半导体参数测试仪器的应用方法，尤其涉及。
技术介绍
目前在晶圆允收测试(Wafer acceptance test，WAT)过程中，通常存在许多相同类型的Device(器件)和相同的测试项目。例如需要分别测试长沟道、标准和窄沟道晶体管的阈值电压，沟道饱和电流，晶体管沟道的漏电和晶体管击穿特性等。如果对上述器件采用逐个项目测试需要花费一定的测试时间，所以如何寻找一种快速而不损失测试精度的方法在此时显得尤为重要。
技术实现思路
本专利技术要解决的技术问题是提供，可以提高测试速度，减少测试时间。为解决上述技术问题，本专利技术提出了，其中的版图设计中器件的组合相互独立；编辑测试算法时采用相同类型器件、相同测试项目的并行处理的方法；编辑测试程序时，将各个器件在测试过程中具有相同测试条件端子连接在一起并使用一个SMU(Source/monitor unit)来完成接地或Bias(加偏置电压、电流)的动作，然后指定各个器件中需要测量的端子分别连接到不同的SMU上；测试时，一次完成所有器件的测试工作且每个所述SMU分享测试精度的设定，并一次报告所有器件测试结果。本专利技术方法由于在测试中采取SMU并行处理及改进了Common PAD(衬垫，用于测试时压探针或芯片封装时连线用的导电衬垫)的连接方法，有效的提高了测试速度。附图说明图1是本专利技术方法的流程图；图2是本专利技术方法具体实施例测试算法中，SMU并行处理的示意图。具体实施例方式下面结合附图及具体实施例对本专利技术作进一步详细的说明。如图1所示，是本专利技术方法的流程图，即首先在版图中设计相互之间独立的器件的组合；然后编辑适用的测试算法，尽量考虑相同类型器件、相同测试项目的并行处理；在测试程序编辑时，将相同测试项目的器件的Ground端子连接在一起并使用一个SMU来完成接地或加Bias的动作，指定各个需要测量的端子分别连接到不同的SMU上；最后在测试的时候必须1)一次完成这些器件的测试工作，2)每个SMU分享了测试精度的设定，3)一次将所有的测试结果报告出来。本专利技术方法具体实施中采用了HP4070仪器。通常情况下，因为HP4070仪器的SMU对于每一次测试，都会有一个延迟(Internal Delay)，该延迟包括测试的等待(Wait)时间、SMU Force(印加Bias)的等待时间、程序的运行时间、调用测试算法的时间、数据的存储时间，仪器的A/D转换时间等等。当测试项目庞大时候，这些延迟时间的总和是不容忽视的。但利用本专利技术方法，可以最大限度利用HP4070的8个SMU来同时完成对8个Device的测试。具体而言首先在版图Layout设计中，考虑使用Common ground PAD，并使每个Device的相对独立的方法来设计版图来满足测试要求；然后在测试算法Algorithm里，选用SMU并行的处理方法，具体可见图2所示；在测试程序中，调用上述类型的算法，进行并行测试。为进一步说明，以采用HP4070仪器进行晶体管的IOFF(沟道漏电)测试为例在版图设计的时候，将所有晶体管的栅(Gate)、源(Source)、衬底(Substrate)使用Common Gate、common Source、common Substrate的方法分别引出一个PAD，而漏(Drain)端子每个器件各占用一个PAD。在测试程序中，将晶体管的Common Gate、common Source、commonSubstrate三个端子连接在一起，用一个SMU来接地。将各个器件的Drain端子分别连接到SMU上，并且逐个有序的加上相应的Bias电压。Wait一定的时间使SMU处在稳定的工作状态。最后使用并行测量Drain端口电流的方法，一次将所有Drain端子测试完毕，并且将数据报告Report出来。通过实验与分析，选用5786个Device电阻测试，并且在同一Wafer上测试70个有效Die。采用本专利技术方法进行测试的时间为3.2小时/wafer，而采用原先单个测试的时间为15小时/wafer。综上所述，本专利技术由于在测试中采取SMU并行的方法及改进了CommonPAD的连接方法，有效的提高了晶圆允收测试测试速度。本文档来自技高网...

【技术保护点】
一种高速晶圆允收测试方法，包括版图设计、编辑测试算法、编辑测试程序及测试步骤，其特征是，所述版图设计中器件的组合相互独立；所述编辑测试算法时采用相同类型器件、相同测试项目的并行处理的原则；所述编辑测试程序时，将各个器件在测试过程中具有相同测试条件端子连接在一起，并使用一个ＳＭＵ来完成接地或加偏置电压、电流的动作，然后将各个器件中需要分别测试的端子，各自分别连接到不同的ＳＭＵ上；所述测试步骤中，一次完成所有器件的测试工作且每个所述ＳＭＵ分享测试精度的设定，并一次报告所有器件测试结果。

【技术特征摘要】
1.一种高速晶圆允收测试方法，包括版图设计、编辑测试算法、编辑测试程序及测试步骤，其特征是，所述版图设计中器件的组合相互独立；所述编辑测试算法时采用相同类型器件、相同测试项目的并行处理的原则；所述编辑测试程序时，将各个器件在测试过程中具有相同测试条件端子连接在一起，并使用一个SMU来完成接地或加偏置电压、电流的动作，然后将各个器件中需要分别测试的端子，各自分别连接到不同的SMU上；所述测试步骤中，一次完成所有器件的测试工作且每个所述SMU分享测试精度的设定，并一次报告所有器件测试结果。2.根据权利要求1所述高速晶圆允收测试方法，其特征是，所述版图设计中，将所测试的一组MOS晶体管的栅、源、衬底使用Common ...

【专利技术属性】
技术研发人员：胡晓明，徐向明，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]