具有凹槽器件的存储器制造技术

一种存储单元（１００，１０１），包括具有不同大小的关联绝缘凹槽（９０８）的器件。对应晶体管的有效沟道宽度基本上与沟道顶部表面宽度加上两倍的由绝缘凹槽（９０８）形成的侧壁宽度相同。在ＳＲＡＭ单元（１００，１０１）中，通过形成较大的凹槽（９０８），并因此在围绕着锁存晶体管（１１２）的绝缘层（９０６）中形成较大的侧壁（１３０６，１３１０），并且通过限制用于导通晶体管的这样的凹槽，锁存晶体管（１１２）具有比关联的导通晶体管（１０８）更大的有效沟道宽度。在存储单元（１００，１０１）的制造过程中，一种掩膜用于在暴露锁存晶体管１１２的区域时遮盖导通晶体管（１０２）的区域。因此，锁存晶体管（１１２）周围的绝缘层中的凹槽可在不影响导通晶体管（１０８）周围的对应区域情况下形成。

【技术实现步骤摘要】
【国外来华专利技术】
本公开专利技术一般涉及半导体存储器，更具体地，涉及具有凹槽器件的半导体存储器。
技术介绍
随着静态随机访问存储器(SRAM)的位单元尺寸逐级减小，则位单元电流(Icell)性能退化。此外，位单元的静态噪声容限(SNM)变动增加。Icell性能退化和SNM变动中的增加共同限制了位单元的低供电压(Vdd)操作。已知某些SRAM器件能达到较高的位单元电流，但是，SRAM的β比率(即下拉器件比导通器件的强度比率)受到反面影响。结果，SRAM的β比率的负面作用使SNM退化，并使得位单元在低Vdd操作时不稳定。进一步地，位单元甚至可能在正常Vdd操作时不稳定。另外，随着尺寸逐级减小，由于掺杂浓度变动和栅极长度的变动，晶体管阈值电压(Vt)变动增加。因此，期望提供一种改进的存储器，用于克服上面讨论的
中的问题。
技术实现思路
根据一个实施例，一种存储单元包括具有相关联的不同大小的绝缘凹槽的器件。对应晶体管的有效沟道宽度基本上等于沟道顶部表面宽度加上两倍由绝缘凹槽形成的侧壁宽度。在SRAM单元中，通过形成较大的凹槽，并因此在围绕着锁存晶体管的绝缘层中形成较大的侧壁，同时限制用于导通晶体管的凹槽，锁存晶体管比关联的导通晶体管具有更大的有效沟道宽度。在存储单元的制造过程中，一种掩膜用于在暴露锁存晶体管的区域时遮盖导通晶体管的区域。因此，锁存晶体管周围的绝缘层中的凹槽可在不影响导通晶体管周围的对应区域情况下形成。附图说明本公开的实施例通过示例进行说明，但不限制于附图，其中相同的标号表示类似的元件，其中图1是根据本公开的实施例的具有凹槽器件的存储器的示意图；图2是图1的存储器的部分的规划布图；图3是沿着线3-3的图2的部分布图的剖面图；图4是沿着线4-4的图2的部分布图的剖面图；图5至图13分别是根据本公开的实施例的在进一步处理后的图3和图4所示的部分布图的剖面图。技术人员可认识到附图中的元件通过简洁清楚的方式说明，且不必要按规定比例画出。例如，附图中的某些元件的尺度相对于其他元件有所放大，是为了更好地帮助理解本公开的实施例。具体实施例方式图1是根据本公开的一个实施例的具有凹槽器件的存储器100的示意图。在一个实施例中，存储器100包括使用于存储器应用中的SRAM单元，SRAM单元包括四个晶体管以形成锁存，和两个晶体管用作导通器件。具体地，存储器100包括字线102、位线104和互补位线106。存储器100还包括位于存储器100的正侧部分上的NFET 108，PFET 110和NFET 112。导通晶体管108将位线104连接至存储节点114。存储器100进一步包括位于存储器100的互补侧部分上的NFET116，PFET 118和NFET 120。导通晶体管116将互补位线106连接至互补存储节点122。根据一个实施例，导通晶体管108和116具有栅极宽度W，而锁存晶体管112和120具有分段栅极宽度W*，其中，W*＝WLS+WLR1+WLR2，如下文进一步所述。此外，负载晶体管110和118连接至电源VDD，一般由标号124表示。另外，锁存晶体管112和120连接至电源VSS，一般由标号126表示。存储节点114连接至晶体管118和120的栅电极。互补存储节点122连接至晶体管110和112的栅电极。此外，PFET器件110和118和NFET器件112和120形成锁存，用于存储数据于SRAM单元100中。NFET器件108和116作为导通器件工作，以从锁存来回获取数据。图2是图1的存储器100的部分101的规划布图。部分101包括与导通晶体管108、锁存晶体管112、负载晶体管110和存储节点114对应的区，大致显示于附图的左侧。此外，部分101包括与导通晶体管116、锁存晶体管120、负载晶体管118和互补存储节点122对应的区，大致显示于附图的右侧。再次参照附图的左侧，部分101包括有源半导体区200和202。有源半导体材料区200在导通晶体管108和锁存晶体管112之间共享。此外，在一个实施例中，有源半导体材料200的宽度在锁存晶体管112的区域中比在导通晶体管108的区域中更大，如下文进一步所述。另外，在一个实施例中，半导体材料区200进行适当掺杂以使得导通晶体管108和锁存晶体管112作为NMOS器件。此外，在一个实施例中，有源半导体材料区202进行适当掺杂以使得晶体管110作为PMOS器件。标号203一般指存储器100的凹槽区，凹槽区包括围绕部分有源半导体材料200的区域。具体地，在凹槽区203形成期间，半导体材料200的侧壁部分205暴露于凹槽区203中，下文将参考附图进一步讨论。在凹槽区203形成之后，栅极电介质(未示出)分别形成于对应的有源半导体区200和202的各个晶体管108、110和112的沟道区的上面。栅电极204也形成于导通晶体管器件108的栅极电介质(未示出)的上面。关于锁存晶体管112，栅极电介质和栅电极覆盖于该栅极电介质和栅电极的区域中的侧壁部分205的上面。栅电极204和206包含任何适用于特定存储器应用的电极材料。例如，电极材料可包含任何合适的导电层，如掺杂的多晶硅、掺杂的硅锗(SiGe)、掺杂的碳化硅、硅化物、金属碳化物等或它们的组合。再次参照图2的右侧，部分101包括有源半导体区208和210。有源半导体材料区208在存储器100的互补存储节点部分的导通晶体管116和锁存晶体管120之间共享。此外，在一个实施例中，有源半导体材料208的宽度在锁存晶体管120的区域中比在导通晶体管116的区域中更大，与这里关于半导体材料区200的讨论类似。另外，在一个实施例中，半导体材料区208进行适当掺杂以使得导通晶体管116和锁存晶体管120作为NMOS器件。此外，在一个实施例中，有源半导体材料区210进行适当掺杂以使得负载晶体管118作为PMOS器件。标号211一般指存储器100的凹槽区，凹槽区包括围绕部分有源半导体材料208的区域。具体地，在凹槽区211形成期间，半导体材料208的侧壁部分213暴露于凹槽区211中，与凹槽区203中的半导体材料200的侧壁部分205类似。在凹槽区211形成之后，栅极电介质(未示出)分别形成于对应的有源半导体区208和210的各个晶体管116、118和120的沟道区的上面。栅电极212也形成于晶体管器件116的栅极电介质(未示出)的上面。此外，栅电极214形成于晶体管器件118和120的上面。关于锁存晶体管120，栅极电介质和栅电极212覆盖该栅极电介质和栅电极212的区域中的侧壁部分213的上面。栅电极212和214包含任何适用于特定存储器应用的电极材料，与电极204和206类似。仍然参照图2，未被有源半导体材料或栅电极材料覆盖的区域通常用标号702和906表示，并且可包括例如任何适用于特定存储器应用的绝缘材料。进一步地，半导体材料200、202、208和210可包括任何合适的半导体材料，例如包括但不限于硅、锗、硅锗或其他半导体材料，另外，是以体半导体、绝缘体上的半导体或其他形式。图3是在制造存储器100的方法中的处理步骤期间沿着线3-3的图2布图的部分300的剖面图。部分300包括具有给定宽度的掩膜堆304的半导体材料302，掩膜堆304已本文档来自技高网...

【技术保护点】
一种包含存储单元的装置，所述存储单元包括：具有第一绝缘凹进量的第一器件；以及连接到第一器件的第二器件，第二器件具有与第一绝缘凹进量不同的第二绝缘凹进量。

【技术特征摘要】
【国外来华专利技术】US 2004-5-28 10/857,5451.一种包含存储单元的装置，所述存储单元包括具有第一绝缘凹进量的第一器件；以及连接到第一器件的第二器件，第二器件具有与第一绝缘凹进量不同的第二绝缘凹进量。2.权利要求1的所述装置，其中存储单元是静态随机访问存储单元，第一器件是导通晶体管，第二器件是锁存晶体管。3.如权利要求2的所述装置，其中导通晶体管具有第一有效沟道宽度，该第一有效沟道宽度与导通晶体管的沟道的顶部表面宽度基本相同；以及锁存晶体管具有第二有效沟道宽度，该第二有效沟道宽度大于锁存晶体管的沟道的顶部表面宽度。4.如权利要求3的所述装置，进一步包括第一和第二器件下的衬底，其中导通和锁存晶体管的沟道的顶部表面与衬底的主表面基本平行。5.如权利要求4的所述装置，其中第二有效沟道宽度基本等于锁存晶体管的沟道的顶部表面宽度加上锁存晶体管的沟道的第一侧壁表面宽度加上锁存晶体管的沟道的第二侧壁表面宽度。6.如权利要求5的所述装置，其中侧壁表面的宽度在基本上不与衬底主表面平行的平面中测量。7.如权利要求3的所述装置，其中第二有效沟道宽度基本等于锁存晶体管的顶部表面宽度加上两倍的第二绝缘凹进量。8.如权利要求1的所述装置，其中第一绝缘凹进量被设计为基本等于零。9.一种包含存储单元的装置，所述存储单元包括具有第一有效沟道宽度的第一晶体管；以及连接到第一晶体管的第二晶体管，第二晶体管具有与第一晶体管基本相同的器件面积，第二晶体管具有与第一有效沟道宽度基本不同的第二有效沟道宽度。10.如权利要求9的所述装置，其中第一有效沟道宽度基本等于导通晶体管的沟道的顶部表面宽度；以及第二有效沟道宽度大于锁存晶体管的沟道的顶部表面宽度。11.如权利要求10的所述装置，其中第二有效沟道宽度基本等于沟道的顶部表面的沟道宽度加上两倍的沟道的侧表面的沟道宽度，沟道的顶...

【专利技术属性】
技术研发人员：詹姆斯D伯内特，苏雷什文卡特森，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]