具有沟槽式栅极的半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种具有沟槽式栅极的半导体装置的制造方法，首先，提供一半导体基底，其表面具有一沟槽蚀刻掩膜，其次，利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽，然后，经由该沟槽掺入掺杂剂于该半导体基底以形成一掺杂区域。蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部，然后，在该沟槽及该延伸部形成一栅极绝缘层，并且，在该沟槽及该延伸部之中形成一沟槽式栅极。

【技术实现步骤摘要】

本专利技术系有关于一种半导体制造技术，特别是有关于一种具有沟槽式栅极之金属氧化物半导体晶体管(metal oxide semiconductor transistor；MOS transistor)的制造方法。
技术介绍
半导体装置，例如金属氧化物半导体晶体管的制造技术持续地往高性能、高集成度及高操作速度发展。随着集成度的提高，金属氧化物半导体晶体管占有半导体基底的面积必须缩小，例如藉由减少半导体基底表面的栅极长度及源极/漏极区域，可达到提高集成度的目的，然而，上述方式有可能导致短信道效应(short channel effect)，而严重影响半导体装置的性能。美国专利第6,150,693号揭示一种具有V型栅极之金属氧化物半导体晶体管，其栅极氧化层形成于此V型沟槽的侧壁，而栅极填入V型沟槽。美国专利公开号2005/0001252 A1揭示一种半导体装置，具有沟槽式栅极的金属氧化物半导体晶体管，可改善短通道效应。一种具有沟槽式栅极之半导体装置的制造方法已被提出，首先，选择性地蚀刻半导体基底以形成一用以填入栅极的沟槽，然后沉积既定厚度的厚氧化层于此沟槽的底部，再经由此沟槽的侧壁驱入掺杂剂(dopants)于半导体基底以形成作为源极/漏极的掺杂区域，然后再去除位于沟槽底部的厚氧化物，藉以控制金属半导体晶体管的通道长度。然而上述半导体装置的工艺中必须沟槽内填入既定厚度的厚氧化物，由于不易控制沉积的厚氧化物的厚度，因此，使得凹入式通道的长度变动很大，难以确保半导体装置的性能。
技术实现思路
因此，为了使半导体装置的工艺更于控制或提供性能更佳的半导体装置，因此，有需要提供一种改良之。本专利技术的目的之一在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够使工艺更易于控制。本专利技术的另一目的在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够避免短通道效应。本专利技术另一目的在于提供一种具有沟槽式栅极之半导体装置及其制造方法，能够降低栅极-漏极之间的电容值(Capacitance Between Gate andDrain；Cgd)及/或减少由栅极引起的漏极漏电流(Gate-induced drain.leakage；GIDL)。本专利技术实施例之一提供一种具有沟槽式栅极的半导体装置的制造方法，首先，提供一半导体基底，其表面具有一沟槽蚀刻掩膜，其次，利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽，然后，经由该沟槽掺入掺杂剂于该半导体基底以形成一掺杂区域。蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部，然后，在该沟槽及该延伸部形成一栅极绝缘层，并且，在该沟槽及该延伸部之中形成一沟槽式栅极。再者，上述形成该掺杂区域的步骤可以是固相掺杂法、气相掺杂法或液相掺杂法。再者，固相掺杂法可于该沟槽的侧壁及底部顺应性地形成一含有掺杂剂的绝缘层，再去除该沟槽底部之含有掺杂剂的绝缘层，以在该沟槽的侧壁留下一含有掺杂剂的绝缘间隙壁，接着，在该含有掺杂剂的绝缘间隙壁上形成介电衬垫层，然后，利用热工艺将该掺杂剂驱入(drive-in)邻接于该含有掺杂剂的绝缘间隙壁之半导体基底。气相掺杂法与液相掺杂法，可直接导入气相或液相掺杂剂于半导体基底中以形成掺杂区域，形成掺杂区域之后，可形成介电衬垫层，用来当作延伸部蚀刻掩膜及/或防止掺杂剂往沟槽内部扩散。再者，延伸部可以是圆柱状或碗状。本专利技术实施例之一提供一种具有沟槽式栅极之半导体装置，包括一半导体基底；一沟槽，位于该半导体基底之中，该沟槽具有一延伸部；一栅极绝缘层，形成于该沟槽的侧壁及该延伸部的表面；一掺杂区域，形成于该沟槽侧壁的半导体基底；一凹入式通道，位于该沟槽之延伸部的底部的半导体基底；以及一栅极，形成于该沟槽与该延伸部之中。其中，该凹入式通道的长度大于沟槽的水平尺寸的1.2倍，较佳为，凹入式通道的长度介于沟槽的水平尺寸的1.5～3.0倍之间。附图说明第1图～第8图系根据本专利技术第一实施例之具有沟槽式栅极之半导体装置的工艺剖面图；第9图～第16图系根据本专利技术第二实施例之具有沟槽式栅极之半导体装置的工艺剖面图。主要组件符号说明100、200～半导体基底；102、202～沟槽蚀刻掩膜；104、204～光阻图案；106、206～开口；108、208～沟槽；109～气相掺杂剂；110、214～掺杂区域；112、212～介电衬垫层；112a～介电衬垫间隙壁；114a、114b、114c、216～沟槽的延伸部；116～牺牲氧化层；118～绝缘层；GI、218～栅极绝缘层；210～含有掺杂剂的绝缘层；210a～含有掺杂剂的绝缘间隙壁；120、220～沟槽式栅极；130、230～凹入式通道；150、250～半导体装置。具体实施例方式第1图～第8图系根据本专利技术第一实施例之具有沟槽式栅极之半导体装置的工艺剖面图。请参照第1图，首先，提供一半导体基底100，其可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石、一外延层及/或其它材料，较佳为硅基底。此半导体基底100表面包括由二氧化硅、氮化硅、氮氧硅化物等绝缘材料构成的硬掩膜层，接着，利用光刻(photolithography)于上述硬掩膜层的表面形成一具有开口106的光阻图案104，此开口106相对于欲形成栅极用沟槽的位置。然后，利用上述光阻图案104为蚀刻掩膜，并经由上述开口106蚀刻此硬掩膜层，以形成一沟槽蚀刻掩膜102。接着，请参照第2图，剥除光阻图案104。其次，利用上述沟槽蚀刻掩膜102为遮蔽物，并蚀刻上述半导体基底100，以形成沟槽108，此沟槽108的深度例如为介于1000～3000埃之间，较佳为大约1500埃。蚀刻的方式例如为采用反应性离子蚀刻法(reactive ion etching；RIE)，以含有Cl2、HBr、O2、CF4、或SF6等蚀刻气体进行。然后，如第3图所示，为了形成作为自我对准源极/漏极(self-alignedsource/drain)的掺杂区域，利用气相掺杂法(gas phase doping；GPD)将气相掺杂剂109经由沟槽108的侧壁及底部导入上述半导体基底100之中，以形成掺杂区域110。掺杂剂可以是n型掺杂剂或p型掺杂剂，例如砷、磷、硼、或锑离子。接着，请参照第4图，顺应性地(conformally)形成由二氧化硅、氮化硅或氮氧硅化物材料构成的介电衬垫层(dielectric liner)112于上述沟槽108的侧壁及底部，形成介电衬垫层112的方法例如为电浆加强型化学气相沉积法(plasma enhanced chemical vapor deposition；PECVD)、低压化学气相沉积法(low pressure chemical vapor deposition；LPCVD)、或原子层化学气相沉积法(atomic layer chemical vapor deposition；ALCVD)等沉积法。上述介电衬垫层112的厚度例如为10埃至300埃之间。然后，请参照第5a图，回蚀刻此介电衬垫层112，以去除沟槽108底部及沟槽蚀刻掩膜102上方的介电衬垫层112，留下介电衬垫间隙壁112a。利用沟槽蚀刻掩膜102及介电衬垫间隙壁112a为遮蔽物，并经由上述沟槽10本文档来自技高网...

【技术保护点】
一种具有沟槽式栅极之半导体装置的制造方法，包括：提供一半导体基底，其表面具有一沟槽蚀刻掩膜；利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽；经由该沟槽掺入掺杂剂于该半导体基底以形成一掺杂区域；蚀 刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部；在该沟槽及该延伸部形成一栅极绝缘层；在该沟槽及该延伸部之中形成一沟槽式栅极。

【技术特征摘要】
1.一种具有沟槽式栅极之半导体装置的制造方法，包括提供一半导体基底，其表面具有一沟槽蚀刻掩膜；利用该沟槽蚀刻掩膜为遮蔽物，并蚀刻该半导体基底，以形成一沟槽；经由该沟槽掺入掺杂剂于该半导体基底以形成一掺杂区域；蚀刻位于该沟槽底部的该半导体基底，以在该沟槽的底部形成一延伸部；在该沟槽及该延伸部形成一栅极绝缘层；在该沟槽及该延伸部之中形成一沟槽式栅极。2.如权利要求1所述之具有沟槽式栅极之半导体装置的制造方法，其中该掺杂区域系利用气相掺杂法(GPD)或液相掺杂法(LPD)掺入该掺杂剂于该半导体基底之中。3.如权利要求1所述之具有沟槽式栅极之半导体装置的制造方法，还包括于形成该延伸部之前形成一介电衬垫层于该沟槽的侧壁。4.如权利要求1所述之具有沟槽式栅极之半导体装置的制造方法，还包括在形成该栅极绝缘层之前去除该介电衬垫层。5.如权利要求1所述之具有沟槽式栅极之半导体装置的制造方法，其中在形成该延伸部之后，还包括利用热氧化法于该延伸部的表面形成一牺牲氧化层；以及去除该牺牲氧化层。6.如权利要求1所述之具有沟槽...

【专利技术属性】
技术研发人员：林瑄智，程谦礼，李中元，林正平，李培瑛，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]