半导体器件的制造方法以及半导体器件技术

一种半导体器件，包括：其中形成有沟道区的第一导电类型的第一半导体区；在该沟道区上形成的栅绝缘膜；在沟道区两侧的Ｓｉ↓［ｘ］Ｇｅ↓［１－ｘ］（０＜ｘ＜１）层；在Ｓｉ↓［ｘ］Ｇｅ↓［１－ｘ］层上形成的第二导电类型的具有从１０↑［２１］～１０↑［２２］原子／ｃｍ↑［３］范围的受控杂质浓度的一对第二半导体区；和在第二半导体区上形成的含镍的硅化物层。还公开了该半导体器件的制造方法。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地涉及一种包含具有改善了的源/漏(S/D)结构的金属绝缘体半导体场效应晶体管(MISFET)的半导体器件。本专利技术还涉及一种制造该半导体器件的方法。
技术介绍
在不久的将来，基于硅的超大规模集成电路(ULSI)是支持高度发达的密集信息社会的关键技术之一。对硅ULSI器件功能的进一步发展，必须改善作为ULSI芯片上的主电路元件的MISFET的性能。至今，器件性能增强已经基于称为“比例缩放”的比例缩小规则而获得。但是，在最近几年，不只在通过芯片上器件的微型小型化制造获得更高的性能上存在挑战，而且在保持这些器件本身的驱动能力的芯片设计，也面临困难的情况。这很大程度上是由于现有技术在物理特性上的各种限制。这些物理限制中的一个是源/漏(S/D)区中的寄生电阻成分的问题。图64示出现有MISFET器件的典型的晶体管结构。如图所示，在S/D电极处形成硅化物膜110，在硅化物膜110和包围硅化物膜110的重掺杂杂质区107以及与其相结合的延伸扩散层105之间形成有肖特基结。S/D电极的寄生电阻通常由三个电阻成份构成硅化物膜自身的电阻Rs，杂质区的电阻Rd，和结的界面电阻Rc。在P.Ranade et al.，“High performance 35nm LgateCMOSTransistors Featuring NiSi Metal Gate(FUSI)，Uniaxial StrainedSilicon Channels and 1.2nm Gate Oxide”，International ElectronDevices Meeting(IEDM)，2005，Technical Digest中公开了一种减小硅化物膜电阻Rs的方法，其教导了具有比传统的TiSi2和CoSi2膜更低的电阻的NiSi膜的应用。该NiSi膜是期望的材料，因为其具有下述优点除了低电阻外，该材料在低温制造能力上是优秀的；在硅化形成期间，该材料的硅(Si)消耗量上较少，使其能够制造浅的硅化物层；其功函数接近Si的中间带隙，因此可以同时用于n沟道型和p沟道型的FET的硅化物材料。众所周知，为了减小结界面电阻Rc，重要的是提高硅化物膜110与重掺杂杂质层107之间的界面部分的杂质浓度。图65示出在硅化物膜110与重掺杂杂质区(Si膜)107之间形成的肖特基结的能带图。电子通过隧穿等价于肖特基势垒的高度的峰值能量来在这些膜之间的移动或迁移。电子的隧穿行为通常称为隧穿几率。结界面的隧穿几率越高，界面电阻越低。另外还知道，隧穿几率关于肖特基势垒高度和隧道距离的乘积成指数减小；因此，有效地减小肖特基势垒高度和沟道距离可以减小导致界面电阻。如图66所示，提高硅化物膜110和重掺杂杂质区107的界面处的杂质浓度可以产生增强Si层能带的弯曲的效应。另外，根据图66的能带图以及有关的镜像效应的计算可以看出，肖特基势垒本身的高度被减小了。因此，肖特基势垒高度和隧穿距离的乘积的值减小，从而获得界面电阻Rc的减小。现有技术的NiSi层形成工艺如图67所示。该工艺包括以下步骤在半导体层中形成源/漏(S/D)扩散区；通过溅射在这些区域上淀积镍(Ni)膜；然后进行硅化。然而，利用该工艺，难以提高硅化物膜110与重掺杂区107之间的界面的杂质浓度，尤其在使用p型硅(Si)时。图68A和68B表示了对由图67的工艺形成的NiSi层与重掺杂杂质层的界面进行的背面次级离子质谱法(SIMS)的观测结果。如图68A所示，在作为典型的n型Si杂质的砷(As)的情况下，在界面的两侧都可观察到浓度分布。相反，如图68B所示，在作为典型的p型Si杂质的硼(B)的情况下，其浓度在Si侧极低。这是因为，B杂质在硅化过程中被容纳到NiSi膜中，因此，B大多分布在NiSi膜中。从上述可知，现有NiSi层形成工艺难以减小结界面电阻Rc。还可知，由于Ni原子容易在硅中扩散，因此，将NiSi膜用于S/D电极会导致不希望的结泄漏电流的增加。
技术实现思路
本专利技术是鉴于上述背景而提出的，其目的在于，提供一种具有高性能的MISFET的半导体器件以及制造该半导体器件的方法，该器件结构具有低电阻的结界面同时减小了结泄漏。为了获得上述目的，本专利技术的一个方面的半导体器件的制造方法(或制造方法或制作方法)包括以下步骤在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；在第一半导体区中或在第一半导体区上形成第二导电类型的第二半导体区，该第二半导体区的杂质浓度大于等于1021原子每立方厘米(原子/cm3)而小于等于1022原子/cm3；在第二半导体区上形成硅(Si)层，并使硅层与含镍(Ni)的金属相反应以进行硅化。根据本专利技术的另一个方面，半导体器件的制造方法包括以下步骤在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；在第二半导体区上形成Si层，并使硅层与含镍(Ni)的金属相反应以进行硅化。根据本专利技术的再一个方面，半导体器件的制造方法包括以下步骤在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；使栅电极与含Ni金属反应至与侧壁电介质膜的界面相对应的水平以进行硅化；在第二半导体区上形成Si层，并使Si层与不含镍的金属反应以将该硅层硅化。根据本专利技术的又一个方面，半导体器件的制造方法包括以下步骤在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成硅层；在硅层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；使栅电极与含Ni金属反应至与侧壁电介质膜的界面相对应的水平以将栅电极硅化；使第二半导体区和硅层与不含镍的金属反应以进行硅化。根据本专利技术的另一个方面，半导体器件包括第一导电类型的第一半导体区，其中形成有沟道区；与沟道区相重叠的栅电极，栅电极与沟道区之间夹着栅绝缘膜；在沟道区两侧的SixGe1-x(0＜x＜1)层；形成在SixGe1-x(0＜x＜1)层上或上方的第二导电类型的第二半导体区，其浓度大于等于1021原子/cm3而小于等于1022原子/cm3；和在第二半导体区上形成的含镍的硅化物层。根据本专利技术另一个方面，半导体器件包括半导体衬底和在衬底上的具有相反导电类型的一对场效应晶体管(FET)。这些FET中的一个为p沟道型，而另一个为n沟道型。p沟道本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；在所述栅电极的两个侧表面上形成侧壁电介质膜；在所述第一半导体区之内或之上形成杂质浓度大于等于１０↑［２１］原子每立方厘米（原子／ｃ ｍ↑［３］）并小于等于１０↑［２２］原子／ｃｍ↑［３］的第二导电类型的第二半导体区；在所述第二半导体区上形成硅（Ｓｉ）层；以及通过使所述硅层与含镍（Ｎｉ）的金属反应来硅化所述硅层。

【技术特征摘要】
JP 2006-6-22 2006-1730621.一种半导体器件的制造方法，包括隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；在所述栅电极的两个侧表面上形成侧壁电介质膜；在所述第一半导体区之内或之上形成杂质浓度大于等于1021原子每立方厘米(原子/cm3)并小于等于1022原子/cm3的第二导电类型的第二半导体区；在所述第二半导体区上形成硅(Si)层；以及通过使所述硅层与含镍(Ni)的金属反应来硅化所述硅层。2.根据权利要求1所述的方法，其中，所述栅极由硅构成；当通过与含镍的金属反应来硅化所述硅层时，使所述栅电极与金属反应，直到对应于栅绝缘膜的界面的水平，以进行硅化。3.根据权利要求1所述的方法，其中，所述第二半导体区具有大于等于0.55纳米(nm)并小于等于2nm的厚度。4.根据权利要求1所述的方法，其中，所述杂质为硼(B)。5.根据权利要求1所述的方法，其中，所述杂质为砷(As)和碳(C)的混合物。6.一种半导体器件的制造方法，包括隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；在所述栅电极的两个侧表面上形成侧壁电介质膜；用所述侧壁电介质膜作为掩模刻蚀所述第一半导体区；在所述第一半导体区的被刻蚀的区域中形成SixGe1-x(0＜x＜1)层；在所述SixGe1-x层上，形成杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；在所述第二半导体区上形成硅(Si)层；通过使所述硅层与含镍(Ni)金属反应来硅化所述硅层。7.根据权利要求6所述的方法，其中，所述栅电极由硅构成；当通过与含镍金属反应来硅化所述硅层时，使所述栅电极与金属反应，直到对应于栅绝缘膜界面的水平，以进行硅化。8.根据权利要求6所述的方法，其中，所述第二半导体区具有大于等于0.55nm并小于等于2nm的厚度。9.根据权利要求6所述的方法，其中，所述杂质为硼(B)。10.一种半导体器件的制造方法，包括隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；在所述栅电极的两个侧表面上形成侧壁电介质膜；用所述侧壁电介质膜作为掩模刻蚀所述第一半导体区；在所述第一半导体区的被刻蚀的区域中形成SixGe1-x(0＜x＜1)层；在所述SixGe1-x层上形成杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；通过使该电极与含镍(Ni)的金属反应而硅化所述栅电极，直到对应于所述侧壁电介质膜的界面的水平；在所述第二半导体区上形成硅(Si)层；通过使所述硅层与不合镍的金属反应来硅化所述硅层。11.一种半导体器件的制造方法，包...

【专利技术属性】
技术研发人员：山内尚，木下敦宽，土屋义规，古贺淳二，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]