制造半导体器件的方法和半导体器件技术

本发明专利技术公开了一种制造半导体器件的方法和半导体器件。所述方法包括：在硅衬底上方形成栅电极的第一步骤，并具有栅绝缘膜；通过采用栅电极作为掩模进行的蚀刻来下挖硅衬底的表面层的第二步骤；和在硅衬底的下挖部分的表面上外延生长混晶层的第三步骤，该混晶层包括硅和与硅在晶格常数上不同的原子，从而混晶层包含一种具有如此浓度梯度的杂质，从而杂质浓度沿从硅衬底侧向混晶层的表面的方向增加。

【技术实现步骤摘要】

本专利技术涉及一种制造半导体器件的方法和半导体器件，具体而言，涉及一种MOS(金属氧化物半导体)型场效应晶体管。
技术介绍
近年来，为了提高晶体管的性能的目的，已经研究了在沟道区上施加应力从而增加漏电流。施加应力的方法的示例包括一种其中在形成栅电极之后形成高应力膜从而将应力施加在沟道区上的方法，以及一种工艺，其中蚀刻P沟道MOS型场效应晶体管(PMOSFET)的源极/漏极区，且在蚀刻的区域中外延生长硅-锗(SiGe)层以在沟道区上施加应力。随着SiGe层更靠近沟道区且随着SiGe层的体积更大，对于沟道区施加应力更有效。另外，虽然通常通过离子注入形成源极/漏极区，但是还研究了在SiGe层的外延生长同时添加比如硼的杂质以作为形成PMOSFET的源极/漏极区的方法(例如，参考JP-A-2002-530864，具体而言参考图4和第0030段)。这里，将参考图4A到4C描述制造PMOSFET的上述方法。首先，如图4A所示，在硅衬底11的表面侧上形成器件隔离区(在图中省略)。接着，在硅衬底11上方形成栅电极13，而栅绝缘膜12在它们之间，且在栅电极13上形成包括氮化硅膜的偏移绝缘膜(offset insulating film)14。随后，以覆盖栅绝缘膜12、栅电极13和偏移绝缘膜14的状态，在硅衬底11上方形成了氮化硅膜，且该氮化硅膜通过干法蚀刻方法被回蚀刻，由此在栅绝缘膜12、栅电极13和偏移绝缘膜14的两个横向侧均形成侧壁15。接下来，如图4B所示，采用偏移绝缘膜14和侧壁15作为掩模，通过蚀刻进行所谓的凹蚀刻，即向下挖硅衬底11，从而形成凹部区16。其后，通过利用稀释的氢氟酸的净化处理来移除硅衬底11的表面上方的天然氧化物膜。随后，如图4C所示，在凹部区16中即在硅衬底11的下挖部分的表面上外延生长包含比如硼的p型杂质的硅-锗(SiGe)层17。SiGe层17形成了源极/漏极区，且栅电极13下且位于硅衬底11的源极/漏极区之间的区域构成了沟道区18。通过SiGe层17对于沟道区18施加应力导致了沟道区18的应变(变形)，造成了形成具有充分载流子迁移率的PMOSFET。
技术实现思路
然而，上述的制造半导体器件的方法具有以下的问题。如图5所示，随着SiGe层17越靠近作为沟道区18的栅电极13下的区域，通过SiGe层17施加应力的效率越高。然而，因为比如硼的杂质被添加到SiGe层17，所以SiGe层17中的杂质将通过热处理或在随后的步骤中进行的加热步骤而被扩散(扩散的区域A)。该扩散将导致短沟道效应。为了防止这样的情况，可以设想增大栅电极13下的区域和添加了硼的SiGe层17之间的距离。然而在该情形，在沟道区18上施加的应力被减弱，从而不能获得充分的载流子迁移率。由此，需要一种制造半导体器件的方法和半导体器件，采用其可以防止短沟道效应，且可以获得充分的载流子迁移率。根据本专利技术的实施方式，提供有一种制造半导体器件的方法，其包括形成栅电极的第一步骤；下挖表面层的第二步骤；外延生长的第三步骤。第一步骤被构造以在硅衬底上方形成栅电极，并具有栅绝缘膜。第二步骤被构造以通过采用栅电极作为掩模来进行的蚀刻下挖硅衬底的表面层。第三步骤被构造以在硅衬底的下挖部分的表面上外延生长混晶层，该混晶层包括硅和与硅在晶格常数上不同的原子，从而混晶层包含一种具有如此浓度梯度的杂质，从而杂质浓度沿从硅衬底侧向混晶层的表面的方向增加。根据如上所述的半导体器件的制造方法，在硅衬底的下挖部分的表面上外延生长了混晶层，从而包含一种具有如此浓度梯度的杂质，使得杂质浓度沿从硅衬底侧向混晶层的表面的方向增加。因此，在硅衬底的栅电极下的沟道区的附近的混晶层包含与表面侧相比更低浓度的杂质。这确保限制由于热处理引起的来自混晶层的杂质的扩散，且防止了短沟道效应的产生。另外，因为不需增加栅电极下的区域和混晶层之间的距离，可以获得充分的载流子迁移率。根据本专利技术的另一示范性实施方式，提供有一种半导体器件，其包括在硅衬底上方设置的栅电极，并具有栅绝缘膜；和在硅衬底在栅电极的横向两侧被下挖的区域中的混晶层，该混晶层包括硅和与硅在晶格常数上不同的原子。混晶层包含一种具有如此浓度梯度的杂质，从而杂质浓度沿从硅衬底侧向表面的方向增加。根据如上所述的半导体器件，混晶层包含一种具有如此浓度梯度的杂质，使得杂质浓度沿从硅衬底侧向表面的方向增加。因此，在硅衬底的栅电极下的沟道区的附近的混晶层包含与表面侧相比更低浓度的杂质。这确保限制由于热处理引起的来自混晶层的杂质的扩散，且防止了短沟道效应的产生。另外，因为不需增加栅电极下的区域和混晶层之间的距离，可以获得充分的载流子迁移率。如上所述，根据与本专利技术相关的半导体器件的制造方法和半导体器件，可以防止短沟道效应的产生，且可以获得充分的载流子迁移率，从而可以提高晶体管特性。附图说明图1A到1G是用于示出与本专利技术相关的半导体器件的制造方法的第一实施方式的制造步骤剖面图；图2A到2C是用于示出与本专利技术相关的半导体器件的制造方法的第二实施方式的制造步骤剖面图；图3A到3C是用于示出根据相关技术的半导体器件的制造方法的制造步骤剖面图；以及图4是用于示出根据相关技术的半导体器件的制造方法中的问题的剖面图。具体实施例方式现将基于附图在以下描述本专利技术的某些实施方式，在每个实施方式中，半导体器件的构造将以制造步骤的顺序描述。第一实施方式在以下将以制造PMOSFET的方法为例并参考图1A到1G的制造步骤剖面图，描述与本专利技术相关的半导体器件的制造方法的实施方式。顺便提及，在以下的描述中，与以上本专利技术的
技术介绍
中所述的相同的构造将用以上所用的相同的符号来表示。首先，如图1A所示，制备由单晶硅组成的硅衬底11，且在其表面侧上形成器件隔离区。在该情形，例如形成了STI(浅沟槽隔离)结构的器件隔离区，其中沟槽形成于硅衬底11的表面侧上，且由氧化硅膜组成的绝缘膜例如埋入沟槽中。接下来，在通过器件隔离区隔离的每个区域的硅衬底11上，例如构图了由多晶硅组成的栅电极13，在它们之间具有由氮氧化硅组成的栅绝缘膜12。在该情形，为了例如在栅电极13上设置由氮化硅膜组成的偏移绝缘膜14，层叠构成栅绝缘膜12、栅电极13和偏移绝缘膜14的材料的膜，且将膜的叠层进行图案蚀刻。这里，构成栅绝缘膜12的材料不限于氧氮化硅膜，且可以为氧化硅膜或包含铪或铝的金属氧化膜。另外，栅电极13不限于多晶硅，且可以包含金属材料。接下来，如图1B所示，例如，以覆盖栅绝缘膜12、栅电极13和偏移绝缘膜14的状态在硅衬底11上方形成氮化硅膜15’。随后，如图1C所示，例如通过干蚀刻方法来回蚀刻氮化硅膜15’(见图1B)，由此在栅绝缘膜12、栅电极13和偏移绝缘膜14的侧壁上形成了绝缘侧壁15。虽然侧壁15在这里被描述为例如由氮化硅膜组成，但是侧壁15可以由除氮化硅膜之外的其他膜组成，且可以由氧化硅膜或这些膜的叠层结构构成。接下来，如图1D所示，进行了凹蚀刻，其包括进行下挖硅衬底11的表面。在该情形，通过采用在栅电极13上的偏移绝缘膜14和侧壁15作为掩模而进行的蚀刻，从而实现下挖硅衬底11的表面层的凹蚀刻，由此形成了约80nm深的凹部区16。在凹蚀刻中，进行了各向同性蚀刻，由此甚至可以加宽凹部区16到本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：　　　　在硅衬底上方形成栅电极的第一步骤，并形成有栅绝缘膜；　　　　通过采用所述栅电极作为掩模进行的蚀刻来下挖所述硅衬底的表面层的第二步骤；和　　　　在所述硅衬底的所述下挖部分的表面上外延生长混晶层的第三步骤，所述混晶层包括硅和与硅在晶格常数上不同的原子，从而所述混晶层包含一种具有如此浓度梯度的杂质，从而所述杂质浓度沿从所述硅衬底侧向所述混晶层的表面的方向增加。

【技术特征摘要】
JP 2006-4-26 121605/061.一种制造半导体器件的方法，包括在硅衬底上方形成栅电极的第一步骤，并形成有栅绝缘膜；通过采用所述栅电极作为掩模进行的蚀刻来下挖所述硅衬底的表面层的第二步骤；和在所述硅衬底的所述下挖部分的表面上外延生长混晶层的第三步骤，所述混晶层包括硅和与硅在晶格常数上不同的原子，从而所述混晶层包含一种具有如此浓度梯度的杂质，从而所述杂质浓度沿从所述硅衬底侧向所述混晶层的表面的方向增加。2.根据权利要求1所述的制造半导体器件的方法，其中所述半导体器件为p型场效应晶体管，和所述第三步骤包括在所述硅衬底上外延生长所述混晶层，所述混晶层包括硅和锗，从而所述混晶层包含具有所述浓度梯度的p型杂质。3.根据权利要求1所述的制造半导体器件的方法，其中所述半导体器件为n型场效应晶体管，和所述第三步骤包括在所述硅衬底上外延生长所述混晶层，所述混晶层包括硅和碳，从而所述混晶层包含具有所述浓度梯度的n型杂质。4.根据权利要求1所述的制造半导体器件的方法，其中所述第三步骤包括外延生长所述混晶层，从而所述混晶层包含具有所述浓度梯度的杂质...

【专利技术属性】
技术研发人员：宫波勇树，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]