集成电路的制造方法技术

本发明专利技术涉及一种集成电路，包括低介电常数层在半导体基底上方，低介电常数层中有第一开口，以及第一开口内有第一扩散阻挡层覆盖第一开口内的低介电常数层，其中第一扩散阻挡层的底部部分连接至侧壁部分，且其中侧壁部分的表面接近低介电常数层的表面。该集成电路还包括填充于第一开口的导线，该导线的表面低于扩散阻挡层的侧壁部分的表面；以及金属盖在导线上，且只在直接位于导线上方的区域内。

【技术实现步骤摘要】

本专利技术涉及集成电路的金属化工艺，尤其涉及互连线结构的制造方法。
技术介绍
传统的集成电路中含有许多间隔分开的金属线图案以及许多互连线，例如传输线(bus line)、位线(bit line)、字符线(word line)及逻辑互连线(logicinterconnect line)，通常垂直间隔的金属化层的金属图案会经由导孔(via)产生电性互连线，在沟槽状开口中形成的金属线大抵与半导体基底平行延伸。依据目前的技术，这种类型的半导体元件可包括8层或8层以上的金属化层，以符合元件几何及微型化的需求。公知形成金属线的方法为镶嵌式(damascene)工艺，一般而言，此工艺包含在层间介电层中形成开口，以分开垂直间隔的金属化层，开口通常利用传统的光刻技术以及蚀刻技术形成，并在开口形成后，于开口中填充铜或铜合金，以形成金属线以及/或导孔，然后通过化学机械研磨(CMP)移除层间介电层表面多余的金属材料。虽然铜具有低电阻及高可靠度，但是随着几何尺寸持续缩小以及电流密度的增加，铜仍然会遭受电迁移(electro-migration，简称EM)和应力迁移(stress-migration，简称SM)等可靠度的问题，因此目前有各种方法被用来解决这些问题。图1为传统的互连线结构，两条铜线2和4彼此相邻，并且分别经由扩散阻挡层6和8与低介电常数层14隔绝。金属盖10和12分别在铜线2和4上形成，其通常采用较少电迁移的材料，金属盖的形成会降低铜线表面的迁移，进而大幅地改善集成电路的可靠度。在具有应力的情况下可发现，此互连线结构的平均失效时间(mean time to failure，简称MTTF)可能是不具有金属盖的互连线结构的10倍以上，其改善的部分原因为电迁移降低。另外，因为金属盖的存在，因应力而产生的裂缝也可以大幅地降低。然而，增加金属盖会产生其它的问题，因为金属盖通常在铜线上形成，所以会增加导电材料的高度，例如，金属盖10和12的形成会使得导电材料的高度由H’增加到H。在铜线2和4之间的寄生电容(由包围铜线2和4的导电材料产生)会形成寄生电容器，并且其电容值与线2和4的截面积成比例，因此，金属盖的形成会造成其寄生电容为不具有金属盖的电容值的H/H’倍，使得集成电路的电阻-电容延迟(RC delay)增加。增加金属盖10和12的额外影响为增加漏电流，传统上金属盖10和12分别由铜线2和4延伸至扩散阻挡层6和8的上缘，造成金属盖10和12之间的漏电流增加，其部分原因在于金属盖10和12的导电性高于扩散阻挡层6和8。为了降低相邻的导电部分之间的寄生电容和漏电流，业界亟需一种形成互连线结构的新方法。
技术实现思路
为达上述目的，本专利技术提供一种，包括提供半导体基底，在半导体基底上方形成低介电常数层，由低介电常数层的表面形成开口延伸至低介电常数层内，在开口内形成扩散阻挡层，覆盖开口内的低介电常数层，其中扩散阻挡层的上缘大抵与低介电常数层的表面齐平，在开口内填充铜线，使铜线的表面凹陷，以及利用选择性的沉积方法在铜线上形成金属盖，其中金属盖只形成在大抵直接位于铜线上方的区域内。本专利技术又提供一种，包括提供半导体基底，在半导体基底上方形成低介电常数层，由低介电常数层的表面形成开口延伸至低介电常数层内，在开口内形成扩散阻挡层并覆盖开口内的低介电常数层，在开口内填充铜，将铜平坦化形成铜线，氧化铜线的表面形成铜氧化层，移除铜氧化层，以及在铜线上形成金属盖。此外，本专利技术还提供一种集成电路，包括半导体基底，低介电常数层在半导体基底上方，第一开口在低介电常数层中，以及第一扩散阻挡层在第一开口内且覆盖第一开口内的低介电常数层，其中第一扩散阻挡层的底部部分连接至侧壁部分，且其中侧壁部分的表面接近低介电常数层的表面。该集成电路还包括填充于第一开口中的导线，其中导线的表面低于扩散阻挡层侧壁部分的表面；以及在导线上的金属盖，且金属盖只在直接位于导线上方的区域内。本专利技术又提供一种集成电路，包括半导体基底，低介电常数层在半导体基底上方，第一扩散阻挡层，金属盖以及在低介电常数层中的铜线，其中铜线从侧壁及底部都被扩散阻挡层包围，表面被金属盖覆盖，且铜线的表面低于扩散阻挡层的上缘。金属盖大抵被限制在直接位于铜线上方的区域内，且不能延伸至直接位于扩散阻挡层上缘上方的区域。本专利技术又再提供一种集成电路，包括半导体基底，低介电常数层在半导体基底上方，第一铜线在低介电常数层中，以及第一扩散阻挡层从侧壁和底部将第一铜线和低介电常数层分开，其中第一铜线的表面从第一扩散阻挡层的上缘凹陷，形成第一凹陷。该集成电路还包括第一金属盖覆盖且至少部分填充于第一凹陷中，其中第一金属盖大抵在直接位于第一铜线上方的区域内；第二铜线在低介电常数层中；第二扩散阻挡层从侧壁和底部将第二铜线和介电常数介电层分开，其中第二铜线的表面从第二扩散阻挡层的上缘凹陷，形成第二凹陷，且其中第一和第二扩散阻挡层之间有间隔；以及第二金属盖覆盖且至少部分填充于第二凹陷中，其中第二金属盖大抵在直接位于第二铜线上方的区域内。依据上述，本专利技术的优点包括降低寄生电容和降低漏电流。为了让本专利技术的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下。附图说明图1为传统的互连线结构，其中金属盖延伸至自别的扩散阻挡层的上缘上。图2至图7C为形成本专利技术的较佳实施例的中间过程的剖面图。图8为依据本专利技术的较佳实施例所形成的双镶嵌结构。其中，附图标记说明如下2、4～公知的铜线；6、8、28、40、42、66、68～扩散阻挡层；10、12～公知的金属盖；14、20～低介电常数层； 21～CMP停止层；22、24～沟槽；30～铜；32、34、64、67～导线；38～铜氧化层；44、46～凹陷；48、50、60、62～金属盖。具体实施例方式本专利技术的较佳实施例的制造和使用如下所述，然而本专利技术还提供许多可应用的专利技术概念，其可以在各种特殊的应用中实行，在此所提及的特定实施例仅说明以特定方式去使用与制造本专利技术，并非用以限定本专利技术的范围。图2至图7C为形成本专利技术的较佳实施例的中间过程的剖面图，图2为在介电层20中形成沟槽22、24，在较佳实施例中，介电层20为介电常数(k值)小于约3.5的金属层间介电层(IMD)，低介电常数层20较佳为含有氮、碳、氢、氧、氟以及前述的组合，其材料包含未掺杂的硅玻璃(USG)、氟硅玻璃(FSG)等。此外，低介电常数层20的k值可小于约2.5(在此可称为超低介电常数层)。介电层21作为化学机械研磨(CMP)停止层，形成于介电层20上，CMP停止层21的材料较佳为包括氮化硅、氧氮化硅、氧化物、掺杂碳的氧化物、四乙氧基硅烷(TEOS)或前述的组合。CMP停止层21较佳的形成方法为等离子体增长型化学气相沉积法(PECVD)，然而，其它常用的方法例如高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)以及其它类似的方法也可以使用。在一实施例中，CMP停止层21包括氮化硅或碳化硅，其形成较佳为在导入气态前驱物例如硅烷(SiH4)和氨气(NH3)的反应室中进行化学反应。图3为全面形成扩散阻挡层28，其覆盖沟槽22和24的侧壁和底部。形成扩散阻挡层28较佳的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽本文档来自技高网...

【技术保护点】
一种集成电路的制造方法，包括：提供一半导体基底；形成一低介电常数层在该半导体基底上方；形成一开口，由该低介电常数层的表面延伸至该低介电常数层内；形成一扩散阻挡层在该开口内，覆盖该开口内的该低介电常数层，其中该扩散阻挡层的上缘大抵与该低介电常数层的表面齐平；填充一铜线在该开口中；使该铜线表面凹陷；以及利用一选择性沉积法形成一金属盖在该铜线上，其中该金属盖大抵只形成在直接位于该铜线上方的区域内。

【技术特征摘要】
US 2006-5-18 60/801,489;US 2006-11-28 11/605,8931.一种集成电路的制造方法，包括提供一半导体基底；形成一低介电常数层在该半导体基底上方；形成一开口，由该低介电常数层的表面延伸至该低介电常数层内；形成一扩散阻挡层在该开口内，覆盖该开口内的该低介电常数层，其中该扩散阻挡层的上缘大抵与该低介电常数层的表面齐平；填充一铜线在该开口中；使该铜线表面凹陷；以及利用一选择性沉积法形成一金属盖在该铜线上，其中该金属盖大抵只形成在直接位于该铜线上方的区域内。2.如权利要求1所述的集成电路的制造方法，其特征在于，该金属盖的表面高于或低于该扩散阻挡层的上缘。3.如权利要求2所述的集成电路的制造方法，其特征在于，使该铜线表面凹陷的步骤包括氧化该铜线表面，形成一铜氧化层；以及从该铜线表面除去该铜氧化层。4.如权利要求3所述的集成电路的制造方法，其特征在于，氧化该铜线表面的步骤包括氧气等离子体氧化。5.如权利要求1所述的集成电路的制造方法，其特征在于，该集成电路的制造方法还包括将该铜线表面上的铜氧化层还原成铜。6.如权利要求5所述的集成电路的制造方法，其特征在于，该还原步骤在一还原液中进行，该还原液包括环状硼烷化合物，该环状硼烷化合物包括吗啉硼烷、哌啶硼烷、吡啶硼烷、哌嗪硼烷、2，6-二甲基吡啶硼烷、N，N-二乙基苯胺硼烷、4-甲基吗啉硼烷、1，4-硫氧环己...

【专利技术属性】
技术研发人员：石健学，蔡明兴，余振华，叶名世，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]