用于制造半导体器件的方法技术

本发明专利技术公开一种用于形成半导体器件的方法，所述方法包括采用线图案形成位线触点区，并且接着执行形成位线的工序，使得多层位线触点得到扩大，从而避免位线触点插塞之间的短路，并且改进半导体器件的工序余量以及半导体器件的可靠度。

【技术实现步骤摘要】

本专利技术涉及一种，并且更具体地说，本专利技术涉及一种用于形成位线触点区的技术，其避免在位线触点插塞之间发生短路。
技术介绍
位线触点插塞以及存储节点触点插塞形成于半导体器件的栅极之间的有源区中。由于半导体器件的集成度越来越高，栅极之间的区域已经变得更窄，因而用于形成位线触点插塞以及存储节点触点插塞的工序余量已经缩减。
技术实现思路
各个实施例涉及提供一种，所述方法包括采用线图案形成位线触点区并且接着执行形成位线的工序，使得多层位线触点得到扩大，从而避免位线触点插塞之间的短路，并且改进半导体器件的工序余量以及半导体器件的可靠度。根据本专利技术的实施例，一种包括如下步骤形成器件分隔膜，所述器件分隔膜在半导体基板之上限定有源区；在所述半导体基板之上形成栅极；在所述半导体基板之上形成第一层间绝缘膜，并且平坦化所获得的结构；借助利用掩模的蚀刻工序来蚀刻所述第一层间绝缘膜以露出所述有源区，所述掩模包含沿着所述有源区的纵长方向设置的线/间距图案；采用第一插塞材料填充所述露出的半导体基板，并且平坦化所获得的结构；在所述半导体基板之上形成第二层间绝缘膜，并且平坦化所获得的结构；借助利用掩模的蚀刻工序来蚀刻所述第一层间绝缘膜及第二层间绝缘膜，所述掩模包含位线触点图案，以形成位线触点孔；以及填充所述位线触点孔。附图说明图1a与1b是示出一种用于形成位线触点插塞以及存储节点触点插塞的常规方法的示意图。图2a与2b是示出一种用于形成转接插塞触点的常规方法的示意图。图3是示出短路的位线触点插塞的照片。图4a至4f是示出根据本专利技术实施例的一种的示意图。具体实施例方式下面将参照附图详细地描述本专利技术。请参照图1a与1b，在该常规方法中，限定有源区20的器件隔离结构30形成于半导体基板10之上，并且栅极40形成于该半导体基板10之上。存储节点触点孔50形成于由栅极40分为三部分的有源区20的两个边缘部分中，并且位线触点孔60形成于该有源区20的中央。该位线触点孔60以椭圆形形成，以便于改善半导体器件的电性特征及工序余量。多晶硅层填入该存储节点触点孔50以及该位线触点孔60中，以形成存储节点触点插塞55以及位线触点插塞65。随着半导体器件变得更小，触点孔变得更小，因而工序余量降低。请参照图2a与2b，用于露出该有源区20的存储节点触点区、位线触点区以及特定栅极区的掩模图案形成，使得位线触点孔以及存储节点触点孔同时形成。该位线触点孔以及该存储节点触点孔相结合，称为转接(landing)插塞触点孔。用于露出转接插塞触点孔的掩模图案是转接插塞触点掩模70。多晶硅层填入该转接插塞触点孔中，以形成转接插塞触点80。尽管该利用转接插塞触点掩模的方法改善了用于形成触点孔的裕度，但是位线触点插塞之间的短路仍然可能会发生。请参照图3，该显微照片显示沿着该椭圆形位线触点插塞的纵长方向产生短路(请参见区域(a))。如上所述，在用于形成存储节点触点以及位线触点的常规方法中，工序余量由于半导体器件的高度集成化而降低，这增加缺陷并且降低半导体器件的可靠度。以下示出根据本专利技术实施例的一种。请参照图4a至4f，在半导体基板100之上形成限定条状类型的有源区120的器件隔离结构130(器件分隔膜)。该器件隔离结构130借助浅沟隔离(STI)工序而形成(请参见图4a)。栅极氧化物膜(未显示)、多晶硅层(未显示)、金属层(未显示)以及硬掩模层(未显示)形成于该半导体基板100之上。栅极140垂直于该有源区120的纵长方向而形成。该栅极140借助使用栅极掩模(未显示)的蚀刻工序而形成，以露出存储节点区以及位线触点区。图4a(ii)示出在栅极之间的区域处沿着A-A所截取的横截面。图4b显示第一层间绝缘膜(或第一绝缘膜)150形成于该半导体基板100之上并且平坦化。光阻膜(参见附图标记160)形成于该第一层间绝缘膜150之上。第一光阻图案160借助利用掩模的曝光及蚀刻工序而形成，该掩模包含沿着该有源区120的方向设置的线/间距图案，以露出第一层间绝缘膜150中直接覆盖该有源区的一部分。利用该第一光阻图案160作为蚀刻掩模而蚀刻该第一层间绝缘膜150，以形成用于露出该有源区120的第一层间绝缘膜的线/间距图案155(参见图4c)。该蚀刻层间绝缘膜的步骤借助利用该第一光阻图案160的自对准接触(SAC)工序而执行。移除该第一光阻图案160。在图4c(ii)中，如果用于露出该有源区120的空间图案的线宽指定为‘F’并且该有源区120的线宽指定为‘X’，则该线/间距图案155形成为0.5X≤F≤0.9X。请参照图4d，利用第一插塞材料170填充该露出的半导体基板100，并且进行平坦化以隔开存储节点触点区与位线触点区。该第一插塞材料170选自多晶硅、钨或铝。请参照图4e，第二层间绝缘膜(或第二绝缘膜)180形成于该半导体基板100之上并且平坦化。光阻膜形成于该第二层间绝缘膜之上。利用掩模而执行曝光及蚀刻工序，该掩模包含位线触点图案，以形成第二光阻图案190。该位线触点图案以圆形及椭圆形形成。SAC工序利用该第二光阻图案190作为蚀刻掩模而执行，以蚀刻该第二层间绝缘膜180以及该线/间距图案155，使得形成位线触点孔。执行该SAC工序，直到沟槽形成于该线/间距图案155之上为止。在本实施方式中，考虑工序余量，执行该蚀刻，直到已经将该线/间距图案155蚀刻到其厚度的一半为止(请参见图4f)。移除该第二光阻图案190，并且执行用于形成位线(未显示)的工序，以填充位线触点孔。可以在通过利用位线材料200填充该位线触点孔而形成该位线触点插塞时形成该位线(未显示)。可选择的是，可以在已经通过利用该位线材料200填充该位线触点孔而形成该位线触点插塞之后形成该位线，并且接着进行平坦化。该第二插塞材料选自多晶硅、钨或铝。如上所述，根据本专利技术的实施例，一种用于形成半导体器件的方法包括采用线图案形成位线触点区，并且接着执行工序以形成位线，该位线具有多层位线，从而避免位线触点插塞之间的短路，并且改进半导体器件的工序余量以及半导体器件的可靠度。本专利技术的上述实施例是示例性的而非限制性的。各种替代形式及等同实施例都是可行的。本专利技术并不限于在此所述的沉积、蚀刻抛光以及图案化步骤的类型。本专利技术也不限于任何特定类型的半导体器件。例如，本专利技术可以应用于动态随机存取存储器(DRAM)或非易失存储器中。考虑到本专利技术所公开的内容，其它的增加、减少或修改显而易见并且位于所附权利要求书的范围内。本申请要求2006年5月17日提交的韩国专利申请案NO.10-2006-0044221的优先权，该韩国专利申请案的全部内容以引用的方式并入本文。本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，包括：在半导体基板之上形成栅极；在所述半导体基板之上形成第一绝缘膜；蚀刻所述第一绝缘膜以形成沟槽，并且露出设置在所述第一绝缘膜之下的有源区；利用第一插塞材料填充所述沟槽； 在所述第一绝缘膜以及所述第一插塞材料之上形成第二绝缘膜；借助利用掩模的蚀刻工序来蚀刻所述第一绝缘膜及所述第二绝缘膜，所述掩模包含位线触点图案，以形成位线触点孔；以及填充所述位线触点孔。

【技术特征摘要】
KR 2006-5-17 10-2006-00442211.一种用于制造半导体器件的方法，包括在半导体基板之上形成栅极；在所述半导体基板之上形成第一绝缘膜；蚀刻所述第一绝缘膜以形成沟槽，并且露出设置在所述第一绝缘膜之下的有源区；利用第一插塞材料填充所述沟槽；在所述第一绝缘膜以及所述第一插塞材料之上形成第二绝缘膜；借助利用掩模的蚀刻工序来蚀刻所述第一绝缘膜及所述第二绝缘膜，所述掩模包含位线触点图案，以形成位线触点孔；以及填充所述位线触点孔。2.根据权利要求1所述的方法，其中，所述蚀刻第一绝缘膜的步骤的特征在于0.5X≤F≤0.9X，其中F是用于露出所述半导体基板的空间图...

【专利技术属性】
技术研发人员：金瑞玟，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]