【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是有关于一种形成有半导体电路(semiconductor circuit)等的多 个电子元件的晶圓、测量该晶圓的电气特性的测量装置、对应于该晶圓的 电气特性的不均一性而选择电子元件的元件制造方法、以及显示该电气特 性的不均一性的显示装置，且特别是有关于一种已设置TEG (Test Element Group,测试元件群)等测试电if各的晶圓。
技术介绍
近年来，半导体元件物理尺寸的小型化较显著。又，伴随元件的小型 化，影响元件特性的缺陷尺寸亦减小。借由该些半导体元件及缺陷的小型 化，元件特性的不均一性增大，成为电路制造时的课题。例如，MOS( Metal Oxide Semiconductor,金属氧化物半导体)晶体管(transistor)的临限电压 (threshold voltage )、电流电压特性等的不均一性的大小，非常有助于电路 整体的可靠性、及电路制造时的良率。又，除上述统计的不均一性外，以1万~ IOO万个中的数个左右的比例 产生的位元不良、点不良等的局部不良，其亦为支配电路的可靠性、良率 的主要因素，并成为电路制造时的课题。作为提高元件的可靠性、制造时的良率的方法，考虑有进行对应于元 件特性的不均一性的电路的设计。即，借由进行容许该不均一性的设计，可 提高元件的可靠性及良率。先前，作为测量元件的不均一性的方法，众所周知有如下方法:在多个 形成半导体电路的晶圓中设置多个TEG (测试元件群，以下简称TEG ),并评 价各TEG所包括的多个单体元件的特性。亦即，借由与电路实际动作时所 使用的元件相同的制程形成TEG所包括的单体元件...
【技术保护点】
一种测试电路，其特征在于其包括： 多个被测量晶体管，电性地并联设置； 选择部，依次选择各个被测量晶体管；以及 输出部，依次输出上述选择部依次选择的上述被测量晶体管的源极电压。
【技术特征摘要】
【国外来华专利技术】1. 一种测试电路，其特征在于其包括 多个被测量晶体管，电性地并联设置； 选择部，依次选择各个被测量晶体管；以及输出部，依次输出上述选择部依次选择的上述被测量晶体管的源极电压。2. 根据权利要求1所述的测试电路，其特征在于其中， 上述测试电路更包4舌多个电流源，对应上述多个被测量晶体管而设置,并规定对应的上述被 测量晶体管的源极漏极间电流；以及多个栅极电压控制部，对应上述多个被测量晶体管而设置，并将预先决 定的栅极电压施加于各个对应的上述被测量晶体管的4册极端子，且上述输出部依次输出上述选择部依次选择的上述被测量晶体管的源 极电压。3. 根据权利要求1所述的测试电路，其特征在于其中，多个被测量晶体 管电性地并联设置于各列，且上述被测量晶体管构成行列矩阵，且上述选择部包括行方向选择部，选择上述行方向上的上述被测量晶体管的位置;以及 列方向选择部，选择上述列方向上的上述被测量晶体管的位置。4. 根据权利要求3所述的测试电路，其特征在于其中，上述行方向选择 部及上述列方向选择部分别包括一电路，该电路将施加的选择信号转换为 表示上述被测量晶体管的位置的位置信号。5. 根据权利要求3所述的测试电路，其特征在于其中,上述测试电路更 包括多个列方向选择晶体管，对应上述多个被测量晶体管而设置，并使对 应的上述被测量晶体管的上述源极电压接收于上述列方向选择晶体管的漏 极端子；以及多个行方向选择晶体管，设置于每个设置有上述被测量晶体管的上述 行方向的位置，并选择是否将设置于各个上述行方向位置的上述列方向选 择晶体管的源极电压供给至上述特性测量部，且上述列方向选择部在上述每个列方向位置，将多个上述列方向选择晶 体管依次控制为接通状态，上述行方向选择部将上述多个行方向选择晶体管依次控制为接通状态。6. 根据权利要求3所述的测试电路，其特征在于其中,上述电流源相对于 设置在大致相同的位置的多个上述被测量晶体管而共通地设置于列方向 上。7. 根据权利要求3所述的测试电路，其特征在于其中，上述多个被测量 晶体管以预先决定的制程规则或元件尺寸，形成于上述每个行方向上的位置。8. 根据权利要求2所述的测试电路，其特征在于其中，上述测试电路的 各个上述栅极电压控制部包括开关用晶体管，上述开关用晶体管包括与上 述被测量晶体管的栅极端子连接的PN接合，且上述开关用晶体管将上述被测量晶体管为接通状态的上述栅极电 压、及上述被测量晶体管为断开状态的上述栅极电压施加于上述被测量晶 体管。9. 一种晶圆，其特征在于其将权利要求1至8中任一项所述的上述测试 电路设于各半导体电路间的边界。10. —种晶圓，其特征在于其包括对应于多个半导体电路的多个权利要求1至8中任一项所述的上述测 试电路，且各个上述测试电路设置于所对应的上述半导体电路的内部。11. 一种测量装置，为测量权利要求2所述的上述测试电路中的电气特 性的测量装置，其特征在于该测量装置包括栅极控制部，在各个上述栅极电压控制部中，使将对应的上述被测量 晶体管控制为接通状态的上述栅极电压，施加于对应的上述被测量晶体管的栅极端子；以及特性测量部，基于各个上述被测量晶体管的上述栅极电压、及上述输 出部输出的各个上述源极电压，算出各个上述被测量晶体管的临限电压。12. 根据权利要求11所述的测量装置，其特征在于其更包括使各个上述 电流源生成大致相同的上述源极漏极间电流的电流控制部，且上述特性测量部算出各个上述被测量晶体管的上述临限电压的不均 一性。13. 根据权利要求11所述的测量装置，其特征在于其更包括使各个上述 电流源所生成的上述源极漏极间电流依次变化的电流控制部，且上述特性测量部对于各个上述被测量晶体管，针对每个使上述电流 控制部依次变化的上述源极漏极间电流而测量上述源极电压，并算出各个 上述被测量晶体管的电流电压特性。14. 一种测量装置，为测量权利要求8所述的上述测试电路中的电气特 性的测量装置，其特征在于该测量装置包括栅极控制部，在各个上述开关用晶体管中,将对应的上述被测量晶体管 为接通状态的上述栅极电压、及上述被测量晶体管为断开状态的上述栅^f及电压依次施加于上述被测量晶体管中；以及特性测量部，对于各个上述被测量晶体管，而测量接通状态时的上述i及电压，并基于上述源极电压的变化，、算出上述PN接合中的泄:属电流、15. —种测试电路，其特征在于其包括 多个被测量晶体管，电性地并联设置；多个栅极电压控制部，对应上述多个被测量晶体管而设置，并将特定的 栅极电压施加于对应的上述被测量晶体管的栅极端子；多个电压施加部，对应上述多个被测量晶体管而设置，并将电压施加 于对应的上述被测量晶体管的源极端子与漏极端子，且将施加于上述被测 量晶体管的栅极绝缘膜的电压控制为大致固定；积分电容，对应上述多个被测量晶体管而设置，并积分自对应的上述 被测量晶体管的上述源极端子及上述漏极端子输出的栅极泄漏电流；选择部，依次选择各个上述被测量晶体管；以及输出部，依次输出上述选择部依次选择的上述被测量晶体管所对应的 上述积分电容的电压。16. 根据权利要求15所述的测试电路，其特征在于其中,上述测试电路更 包括应力施加部，将电应力施加于各个上述被测量晶体管的上述栅极绝缘 膜；以及开关部，在上述应力施加部施加上述电应力后，使上述被测量晶体管 的上述源极端子及上述漏极端子、与上述积分电容电性地连接。17. 根据权利要求16所述的测试电路，其特征在于其中，上述电压施加 部包括NMOS晶体管，赋予与应施加于上述被测量晶体管的上述源极端子及 上述漏极端子的电压相应的栅极电压，且上述NMOS晶体管的源极端子经 由上述开关部连接于上述被测量晶体管的源极端子及漏极端子，上述 NMOS晶体管的漏极端子连接于上述积分电容；以及PMOS晶体管，与上述NMOS晶体管并联设置，且赋予与应施加于上上述PMOS晶体管的漏;极端子经由上述;开关部连接于上述;皮测量晶体管的 源极端子及漏极端子，上述PMOS晶体管的源极端子连接于上述积分电容。18. 根据权利要求16所述的测试电路，其特征在于其中，上述开关部包括第1开关，对于是否将上述被测量晶体管的源极端子与漏极端子连接于上述应力施加部进f于切换；以及第2开关，对于是否将上述被测量晶体管的源极端子与漏极端子连接 于上述积分电容进行切换。19. 一种测量装置，为测量权利要求15所述的上述测试电路的特性的测 量装置，其特征在于该测量装置包括控制部，在上述栅极电压控制部中，使特定的栅极电压施加于上述^皮 测量晶体管的栅极端子，在上述电压施加部中，将施加于上述被测量晶体 管的栅极绝缘膜的电场控制为大致固定；以及特性测量部，基于特定期间内上述输出部输出的电压的变化量，算出 各个上述被测量晶体管的栅极泄漏电流。20. 根据权利要求19所述的测量装置，其特征在于其中，上述控制部在 上述栅极电压控制部使大致0 V的上述栅极电压、及正或负的电压值的上 述栅极电压依次施加于上述被测量晶体管；上述特性测量部，于将大致0 V的上述栅极电压施加于上述选择部所选择的上述被测量 晶体管的状态下，基于特定期间内的上述输出部输出的电压的变化量，算 出背景电流的第1电流值，于将正或负的电压值的上述栅极电压施加于该被测量晶体管的状态 下，基于特定期间内的上述输出部输出的电压的变化量，算出上述背景电 流与上述^f册极泄漏电流的和的第2电流值，并基于上述第1电流值与上述第2电流值的差分，算出该被测量晶体 管的上述栅极泄漏电流的电流值。...
【专利技术属性】
技术研发人员：须川成利，寺本章伸，
申请(专利权)人：国立大学法人东北大学，
类型：发明
国别省市：JP[日本]
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