半导体结构的制造方法技术

本发明专利技术揭示一种半导体结构的制造方法。形成第一半导体芯片及与其相同的第二半导体芯片，其中第一及第二半导体芯片各包括：识别电路以及多个输入／输出导电路径。输入／输出导电路径连接至第一及第二半导体芯片单独的存储器电路，其中输入／输出导电路径包括硅沟道。将第二半导体芯片的识别电路编程为不同于第一半导体芯片的识别电路的状态。将第二半导体芯片接合至第一半导体芯片上，其中第一及第二半导体芯片垂直对准，且第一半导体芯片中的每一输入／输出导电路径连接至第二半导体芯片中对应的输入／输出导电路径。无须制造超过一组具有不同设计的存储器芯片。制造设备及工艺以及测试皆得以简化。不仅降低成本，还可改善存货及周期时间。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，特别是涉及一种用以形成叠层存储器芯片的 制造及封装技术。
技术介绍
由于集成电路的专利技术创作，使半导体工业因不同的电子部件(即，晶体 管、二极管、电阻器、电容器等等)持续改善其集成度而不断地快速发展。 大体而言，集成度的改善来自于不断地降低元件最小尺寸而容许更多的部件 可以被整合至所提供的芯片面积中。这些集成度的改善实质上是二维(2D)空间的改善，因为集成部件所占 据的是半导体晶片的表面。虽然光刻工艺的显著进步对于2D集成电路的制 作有着重要的改善，然而从2D空间所能获取的密度还是有其物理限制。而 限制之一在于制作部件所需的最小尺寸。同样地，当更多的部件被放置于芯 片时，需要更复杂的设计。另一限制来自于当装置数量增加时，装置之间内连线(interconnection) 的数量及长度也明显增加。当内连线的数量及长度增加时，电路的RC延迟 及功率消耗也会增加。为了解决上述限制因素， 一般常使用三维集成电路(three-dimensional integrated circuit, 3DIC)及叠层芯片(stacked dies)。而硅沟道(through-本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，包括：形成第一半导体芯片及相同于该第一半导体芯片的第二半导体芯片，其中该第一及该第二半导体芯片各包括：识别电路；以及多个输入／输出导电路径，连接至该第一及该第二半导体芯片单独的存储器电路，其中该多个输入／输出导电路径包括硅沟道；将该第二半导体芯片的该识别电路编程为不同于该第一半导体芯片的该识别电路的状态；以及将该第二半导体芯片接合至该第一半导体芯片上，其中该第一及该第二半导体芯片垂直对准，且该第一半导体芯片中的每一输入／输出导电路径连接至该第二半导体芯片中对应的输入／输出导电路径。

【技术特征摘要】
US 2007-3-9 11/716,1041.一种半导体结构的制造方法，包括形成第一半导体芯片及相同于该第一半导体芯片的第二半导体芯片，其中该第一及该第二半导体芯片各包括识别电路；以及多个输入/输出导电路径，连接至该第一及该第二半导体芯片单独的存储器电路，其中该多个输入/输出导电路径包括硅沟道；将该第二半导体芯片的该识别电路编程为不同于该第一半导体芯片的该识别电路的状态；以及将该第二半导体芯片接合至该第一半导体芯片上，其中该第一及该第二半导体芯片垂直对准，且该第一半导体芯片中的每一输入/输出导电路径连接至该第二半导体芯片中对应的输入/输出导电路径。2. 如权利要求1所述的半导体结构的制造方法，其中每一输入/输出导电 路径还包括第一及第二输入/输出焊盘，分别位于该第一及该第二半导体芯片 的相对侧，且该第一及该第二输入/输出焊盘垂直对准。3. 如权利要求1所述的半导体结构的制造方法，还包括在同一晶片切割 出该第一及该第二半导体芯片。4. 如权利要求1所述的半导体结构的制造方法，还包括对该第一及该第 二半导体芯片的其中一个进行薄化。5. 如权利要求1所述的半导体结构的制造方法，还包括 提供相同于该第一及该第二半导体芯片的第三半导体芯片； 将该第三半导体芯片的识别电路编程为不同于该第一及该第二半导体芯片的识别电路的状态；以及将该第三半导体芯片接合至该第二半导体芯片上。6. 如权利要求1所述的半导体结构的制造方法，其中该第二半导体芯片 的该识别电路编程包括熔丝烧断。7. 如权利要求1所述的半导体装置的制造方法，还包括对该第一...

【专利技术属性】
技术研发人员：许昭顺，刘潮权，赵智杰，彭迈杉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]