提高了数据保持能力的非易失性存储器制造技术

一种半导体基板上的非易失性存储器，该非易失性存储器包括半导体基层和可编程存储晶体管，该存储晶体管包括存储堆叠、控制栅、源区和漏区以及在源极和漏极中间的沟道。所述存储堆叠包括第一绝缘层（９）、阻挡层（１０）和第二绝缘层（１１）。将第一层定位在沟道上，将阻挡层定位在第一绝缘层上，以及将第二绝缘层定位在阻挡层上。接下来，将控制栅布置在存储堆叠上。存储堆叠布置来用于通过使来自沟道的电荷载流子隧穿通过第一绝缘层，来在阻挡层中捕获电荷，所述第一层包括高Ｋ材料。与二氧化硅中的电子的势垒高度能量和空穴的势垒高度能量之间的差相比，高Ｋ材料具有相对较小的电子和空穴的势垒高度能量之间的差。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性存储器。而且，本专利技术涉及制造这种非易 失性存储器的方法。而且，本专利技术涉及至少包括一个这种非易失性存 储器的半导体器件。
技术介绍
预期未来一代的非易失性半导体存储器将使用电荷存储层堆 叠，该电荷存储层堆叠由电荷阻挡层组成，该电荷阻挡层位于第一层 或底部层和第二层或顶部绝缘层之间。这种电荷存储层堆叠包括底部 二氧化硅层、电荷阻挡氮化硅层和顶部二氧化硅层，这种堆叠还被称为0N0堆叠。基于这种ONO堆叠的作为电荷存储层的半导体存储器通 常被称为S0N0S (半导体-氧化物-氮化物-氧化物-半导体)存储器。 在这些具有0N0层堆叠的非易失性半导体器件中，根据电子从 载流沟道通过底部二氧化硅层(隧穿氧化层)直接隧穿 (Fowler-Nordheim)到氮化硅层的机制，电荷可以被存储在氮化硅 层中。氮化硅层的电荷捕获性质允许降低隧穿氧化层的厚度，这将导 致较低的编程电压/擦除电压。不利的是，nMOS S0N0S存储器(基于n型沟道)受到读干扰和数据保持质量低的影响。读干扰与所谓的擦除饱和效应紧密联系在一起。以空穴隧穿通过底部绝缘层和隧穿空穴与电荷阻挡层的电子的再结合来完成电荷 阻挡层中的电荷(电子)擦除。由于擦除饱和效应，从顶部绝缘层产 生了寄生电子电流，并且相对大的电流流经底部和顶部绝缘层，这能 使底部和顶部绝缘层损坏。在存储器的使用寿命期间，擦除动作会产 生在绝缘层中累加的缺陷(所谓的深陷阱)。因此，定义了存储器的存储状态或位值(是'(T还是'r ，取决于存储器的实际电压是低 于还是高于阈值电压)的存储器阈值电压电平倾向于在器件的使用寿 命期间逐步增大。显然，擦除导致的阈值电压变化对于存储器的读取 动作具有有害的影响。SONOS存储器的另一个问题涉及数据保持质量。为了将电荷保持在电荷存储层中，绝缘层的能量势垒应该足够高以将电荷保持在电荷阻挡层中较长时期。然而，在具有二氧化硅绝缘层的SONOS存储器中，由于有效编程/擦除动作的原因，底部层的厚度被严格限制在大约2nm。由于底部绝缘层厚度小，所以电荷保持不理想。因此，为了改 进所述保持，在设计阶段，理想的是定义相对较厚的底部二氧化硅层， 但是到达/从电荷阻挡层的电荷迁移仍然取决于直接隧穿机制。然而， 如果增大了 SONOS存储器中的底部二氧化硅层，虽可以观察到仍然可 以编程，但是由于擦除是基于空穴(而不是电子)迁移穿过底部绝缘 层并且空穴隧穿的势垒高度大于电子的隧穿势垒高度的事实，擦除实 质上变为不可能。本专利技术的目的是改进读干扰和数据保持问题。
技术实现思路
本专利技术涉及在半导体基板上的非易失性存储器，该存储器包括 半导体基层和至少一个可编程存储晶体管，所述可编程存储晶体管包括电荷存储层堆叠和控制栅；所述半导体基层包括源区和漏区，以及被定位在源区和漏区之 间的载流沟道区；所述电荷存储层堆叠包括第一绝缘层、电荷阻挡层和第二绝缘 层，第一绝缘层被定位在载流沟道区上，电荷阻挡层在第一绝缘层上 以及第二绝缘层在电荷阻挡层上；所述控制栅被定位在电荷存储层堆叠上；所述电荷存储层堆叠布置来用于通过来自载流沟道区的电荷载 流子的直接隧穿通过第一绝缘层来在电荷阻挡层中捕获电荷，其中第 一绝缘层包括高K材料，与二氧化硅中的电子势垒高度和空穴势垒高度之间的能级差相比，该材料具有相对较小的电子势垒高度和空穴势 垒高度之间的能级差。有利的是，本专利技术允许使用相对较厚的底部绝缘层，这提高了 电荷阻挡层中的电荷保持能力。同时，由于空穴隧穿的势垒高度的能 级降低了，通过空穴隧穿通过较厚的底部绝缘层的机制来擦除存储在 电荷阻挡层中的电荷的能力可以得到保持。这允许使用较低的读取电 压，并且因此降低了读干扰影响。而且，本专利技术涉及在半导体基板上制造非易失性存储器的方法， 如上所述，该非易失性存储器包括半导体基层和至少一个可编程存储 晶体管，其中该方法包括-淀积作为第一绝缘层(9)的高K材料，与二氧化硅中的电子和 空穴的势垒高度相比，该高K材料具有相对改进的电子势垒高度和空 穴势垒高度的对称性。而且，本专利技术涉及至少包括一个如上所述的非易失性存储器的 存储阵列。而且，本专利技术涉及至少包括一个如上所述的非易失性存储器的 半导体器件。附图说明为了讲授本专利技术，下面描述了本专利技术的方法和器件的实施例。 所属领域的技术人员应该理解的是，在不脱离本专利技术真实精神的情况 下，可以设想和实施本专利技术其它可替换的和等价的实施例，本专利技术的 范围仅由所附的权利要求所限制。图1示意示出了包括电荷层堆叠的非易失性存储器的实施例； 图2示意示出了现有技术的SONOS存储器的能量势垒图； 图3示意示出了本专利技术的SONOS存储器的能量势垒图； 图4示出了作为保持时间的函数的归一化阈值电压窗； 图5示出了增强型晶体管S0N0S存储器的耐久性。具体实施方式图1示意示出包括电荷层堆叠的非易失性存储器的实施例。作为示例示出的非易失性存储器实施例是在半导体基板2上的 平面双晶体管结构1，晶体管结构1包括存取晶体管Tl和可编程存 储晶体管T2。存取晶体管Tl包括第一源/漏区3a、第二源/漏区3b、存取栅 AG 4和间隔5。存取栅AG 4被定义为与第一和第二源/漏区3a、 3b 之间的沟道区Cl重叠。间隔5被定义为覆盖存取栅材料4的侧壁。 应当注意的是，关于本专利技术，存取晶体管、其详细特性、和与可编程 存取晶体管T2有关的配置仅作为非限制性示例示出，与本专利技术无关， 将不再给予进一步的描述。可编程存储晶体管T2包括控制栅CG、第二源/漏区3b和第三源 /漏区3c。控制栅CG被定义为与第二源/漏区3b和第三源/漏区3c 之间的第二沟道区C2重叠。控制栅CG包括电荷存储层堆叠CT和栅 材料6。另外，控制栅CG可以包括在栅材料6之上的接触层7。间隔 8覆盖控制栅CG的侧壁。例如，栅材料6可以是(掺杂)多晶硅。 例如，接触层7可以是(掺杂)多晶硅、硅化物化合物或金属。电荷存储层堆叠CT包括底部绝缘层9、电荷阻挡层10和顶部绝 缘层11。在相关技术中，电荷存储层CT包括作为底部绝缘层9的二氧化 硅层、作为电荷阻挡层10的氮化硅层和作为顶部绝缘层11的二氧化 硅层，这种结构还已知为0N0堆叠。因此，基于这种0N0堆叠的半导 体存储器被已知为S0N0S非易失性存储器。图2示意示出了现有技术的SONOS存储器的能量势垒图。在该图中，在水平方向上，将第二沟道区C2和电荷存储层堆叠 CT中的每层9、 10、 11的位置表示为垂直条。在垂直方向上，示意 地描述了能级。示出了导带水平bl和价带水平b2。每条的高度表示 堆叠9、 10、 11中的对应层的相对能级，每条的宽度表示各个层的厚 度。向上箭头表示电子的势垒高度(关于bl)，向下箭头表示空穴 的势垒高度(关于b2)。在S0N0S存储器1的0N0堆叠9、 10、 11中，对于从第二沟道区C2隧穿通过底部二氧化硅层9到氮化硅电荷阻挡层10的电子来 说，势垒高度大约是3. leV。对于空穴来说，势垒高度在4和5eV之 间，典型地大约为4.8eV。由于顶部绝缘层还包括二氧化硅层11，所 以势垒高度基本上与底部二氧化硅层9的势垒高度相同。显然，(氮化硅)电荷阻挡层10的能级将分别略小于底部绝缘 层9和顶部绝缘层11的本文档来自技高网...

【技术保护点】
一种在半导体基板上的非易失性存储器（１），其包括半导体基层（２）和至少一个可编程存储晶体管（Ｔ２），所述可编程存储晶体管（Ｔ２）包括电荷存储层堆叠（ＣＴ）和控制栅（６；６、７）；所述半导体基层（２）包括源区和漏区（３ｂ、３ｃ）以及被定位在所述源区和漏区（３ｂ、３ｃ）中间的载流沟道区（Ｃ２）；所述电荷存储层堆叠（ＣＴ）包括第一绝缘层（９）、电荷阻挡层（１０）和第二绝缘层（１１），所述第一绝缘层（９）被定位在所述载流沟道区（Ｃ２）上，所述电荷阻挡层（１０）在所述第一绝缘层（９）上以及所述第二绝缘层（１１）在所述电荷阻挡层（１０）上；所述控制栅（６、７）被定位在所述电荷存储层堆叠（ＣＴ）上；所述电荷存储层堆叠（ＣＴ）被布置用于通过将来自所述载流沟道区（Ｃ２）的电荷载流子直接隧穿通过所述第一绝缘层（９）来在所述电荷阻挡层（１０）中捕获电荷；其中所述第一绝缘层（９）包括高Ｋ材料，与二氧化硅中电子的势垒高度和空穴的势垒高度之间的能级差相比，所述高Ｋ材料具有相对较小的电子的势垒高度和空穴的势垒高度的能级差。

【技术特征摘要】
【国外来华专利技术】EP 2005-10-14 05109588.31. 一种在半导体基板上的非易失性存储器(1)，其包括半导体基层(2)和至少一个可编程存储晶体管(T2)，所述可编程存储晶体管(T2)包括电荷存储层堆叠(CT)和控制栅(6；6、7)；所述半导体基层(2)包括源区和漏区(3b、3c)以及被定位在所述源区和漏区(3b、3c)中间的载流沟道区(C2)；所述电荷存储层堆叠(CT)包括第一绝缘层(9)、电荷阻挡层(10)和第二绝缘层(11)，所述第一绝缘层(9)被定位在所述载流沟道区(C2)上，所述电荷阻挡层(10)在所述第一绝缘层(9)上以及所述第二绝缘层(11)在所述电荷阻挡层(10)上；所述控制栅(6、7)被定位在所述电荷存储层堆叠(CT)上；所述电荷存储层堆叠(CT)被布置用于通过将来自所述载流沟道区(C2)的电荷载流子直接隧穿通过所述第一绝缘层(9)来在所述电荷阻挡层(10)中捕获电荷；其中所述第一绝缘层(9)包括高K材料，与二氧化硅中电子的势垒高度和空穴的势垒高度之间的能级差相比，所述高K材料具有相对较小的电子的势垒高度和空穴的势垒高度的能级差。2. 根据权利要求1所述的在半导体基板上的非易失性存储器 (1)，其中所述可编程存储晶体管(T2)是耗尽型晶体管。3. 根据权利要求1或2所述的在半导体基板上的非易失性存储 器(1)，其中所述第一绝缘层(9)的高K材料具有相对宽泛的组成 成分范围，并且用于根据组成成分变化来对高k材料的势垒高度属性 进行变化和/或调整。4. 根据前面权利要求1、 2或3中的任何一个所述的在半导体 基板上的非易失性存储器(1)，其中所述第一绝缘层(9)的高K材料包含硅酸铪(Hf卜xSi力2)。5. 根据权利要求4所述的在半导体基板上的非易失性存储器 (1)，其中相对于铪含量，改变Hf,-,Six02化合物的硅含量x，来改变和调整电子的势垒高度和空穴的势垒高度，其中0《x《1。6. 根据权利要求4或5所述的在半导体基板上的非易失性存储 器(1)，其中所述硅酸铪化合物是氮化硅酸铪(Hf,-,SiA (N))。7. 根据权利要求4至6中的任何一个所述的在半导体基板上的 非易失性存储器(1)，其中所述第一绝缘层(9)的硅酸铪化合物包 含的硅含量介于大约x=0. 60和大约x=0. 90之间。8. 根据权利要求4至7中的任何一个所述的在半导体基板上的 非易失性存储器(1)，其中所述第一绝缘层(9)的硅酸铪化合物包 含的硅含量大约为x=0. 77。9. 根据权利要求4至8中的任何一个所述的在半导体基板上的 非易失性存储器(1)，其中电子的势垒高度介于大约2.5eV和大约 3. leV之间，空穴的势垒高度介于大约3.0eV和大约3. 6eV之间。10. 根据权利要求4至9中的任何一个所述的在半导体基板上 的非易失性存储器(1)...

【专利技术属性】
技术研发人员：罗伯图斯TF范沙耶克，纳德尔阿基勒，米切尔斯洛特布姆，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]