电子封装件及其制法制造技术

一种电子封装件及其制法，通过先于电子元件上布设包覆层，再将该包覆层粘固于承载结构上，使该包覆层不会因毛细作用而爬流至该电子元件的侧面上，因而于后续研磨一用以包覆该电子元件与该包覆层的封装层时，该电子元件的内部可分散所受的应力，避免该电子元件因应力集中而发生破裂的问题。中而发生破裂的问题。中而发生破裂的问题。

【技术实现步骤摘要】
电子封装件及其制法


[0001]本专利技术有关一种半导体装置，尤指一种覆晶封装型的电子封装件及其制法。

技术介绍

[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术繁多，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等覆晶型封装模块，或将芯片立体堆叠化整合为三维集成电路(3D IC)芯片堆叠模块。
[0003]图1为悉知3D IC式半导体封装件1的剖面示意图。首先，提供一具有相对的转接侧10a与置晶侧10b的硅中介板(Through Silicon interposer，简称TSI)10，且该硅中介板10具有多个连通该置晶侧10b与转接侧10a的导电硅穿孔(Through-silicon via，简称TSV)100，并于该置晶侧10b上形成线路结构101以供接置多个具有多个焊锡凸块12的半导体元件11，再以底胶13包覆该些焊锡凸块12，并形成封装层14以包覆该半导体元件11，并研磨该封装层14，以令该半导体元件11的上表面外露出该封装层14。接着，将该硅中介板10以其转接侧10a透过多个导电元件15设于一封装基板16上，并使该封装基板16电性连接该些导电硅穿孔100，再以底胶17包覆该些导电元件15。接着，形成封装胶体18于该封装基板16上，以令该封装胶体18包覆该封装层14与该硅中介板10。最后，形成多个焊球160于该封装基板16的下侧，以供接置于一电路板19上。
[0004]然而，悉知半导体封装件1中，先将该半导体元件11覆晶接合该线路结构101，再填入该底胶13，致使该底胶13的外侧130会呈坡状，如图1
’
所示，导致该底胶13的外侧130会因各该半导体元件11之间的间隙S所产生的毛细作用而爬流于各该半导体元件11的侧面11c上，以致于该半导体元件11的内部应力增高，故于研磨该封装层14时，外部的研磨作用力会传递至该半导体元件11中，而造成该半导体元件11的应力集中而发生破裂，导致该半导体封装件1的可靠度不佳。
[0005]因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

技术实现思路

[0006]鉴于上述现有技术的种种缺陷，本专利技术提供一种电子封装件及其制法，可避免电子元件因应力集中而发生破裂的问题。
[0007]本专利技术的电子封装件，包括：承载结构；多个电子元件，其间隔设置于该承载结构上，以令任两相邻的该电子元件之间形成有一间隙，其中，各该电子元件上形成有多个导电凸块及一包覆该多个导电凸块的包覆层，使各该电子元件以该包覆层粘固于该承载结构上，且以该导电凸块电性连接该承载结构；以及封装层，其形成于该承载结构上，以包覆该多个电子元件与包覆层。
[0008]本专利技术还提供一种电子封装件的制法，包括：提供多个电子元件，其中，各该电子
元件上形成有多个导电凸块及一包覆该多个导电凸块的包覆层；将多个电子元件间隔设置于一承载结构上，以令任两相邻的该电子元件之间形成有一间隙，其中，各该电子元件以该包覆层粘固于该承载结构上，且以该导电凸块电性连接该承载结构；以及形成封装层于该承载结构上，以包覆该多个电子元件与包覆层。
[0009]前述的电子封装件及其制法中，该多个电子元件的构造为彼此不同。
[0010]前述的电子封装件及其制法中，该间隙的间距至多为300微米。
[0011]前述的电子封装件及其制法中，还包括对该封装层进行研磨，以令该电子元件的一表面外露于该封装层的一表面。
[0012]前述的电子封装件及其制法中，该包覆层的侧面齐平于该电子元件的侧面。
[0013]前述的电子封装件及其制法中，该包覆层凸出该电子元件的侧面，且该包覆层未接触该电子元件的侧面。例如，该包覆层以其端部凸出该电子元件的侧面，且该包覆层的边缘的剖面呈球体。
[0014]前述的电子封装件及其制法中，该包覆层为非导电性膜。
[0015]前述的电子封装件及其制法中，该封装层的杨氏模数至少为20GPa。
[0016]前述的电子封装件及其制法中，该封装层的杨氏模数大于该包覆层的杨氏模数。
[0017]由上可知，本专利技术的电子封装件及其制法中，主要通过该电子元件上布设该包覆层，以粘固于该承载结构上，使该包覆层不会因毛细作用而爬流至该电子元件的侧面上，故相对于现有技术，本专利技术于研磨该封装层时，即使外部的研磨作用力传递至该电子元件中，该电子元件的内部仍可分散其所受的应力，以避免该电子元件因应力集中而发生破裂的问题，因而能提高该电子封装件的可靠度。
附图说明
[0018]图1为悉知半导体封装件的剖面示意图。
[0019]图1
’
为图1的局部放大剖视示意图。
[0020]图2A至图2C为本专利技术的电子封装件的制法的剖视示意图。
[0021]图2B
’
为图2B的另一实施例的局部放大剖视示意图。
[0022]图2C
’
为图2C的另一实施例的剖视示意图。
[0023]图3为图2C的另一实施例的剖视示意图。
[0024]附图标记说明
[0025]1：半导体封装件
[0026]10：硅中介板
[0027]10a：转接侧
[0028]10b：置晶侧
[0029]100：导电硅穿孔
[0030]101：线路结构
[0031]11：半导体元件
[0032]11c,21c,23c,31c：侧面
[0033]12：焊锡凸块
[0034]13：底胶
[0035]130：外侧
[0036]14,24：封装层
[0037]15：导电元件
[0038]16：封装基板
[0039]160：焊球
[0040]17：底胶
[0041]18：封装胶体
[0042]19：电路板
[0043]2,2
’
,3：电子封装件
[0044]2a：整版面基材结构
[0045]20：承载结构
[0046]200：线路层
[0047]21,31：电子元件
[0048]21a：作用面
[0049]21b：非作用面
[0050]210：电极垫
[0051]22：导电凸块
[0052]23：包覆层
[0053]230：边缘
[0054]24b：上表面
[0055]310：封装材
[0056]311：控制芯片
[0057]312：高频宽记忆体型芯片
[0058]X：水平方向
[0059]L：切割路径
[0060]S：间隙
[0061]t：间距。
具体实施方式
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子封装件，其特征在于，包括：承载结构；多个电子元件，其间隔设置于该承载结构上，以令任两相邻的该电子元件之间形成有一间隙，其中，各该电子元件上形成有多个导电凸块及一包覆该多个导电凸块的包覆层，使各该电子元件以该包覆层粘固于该承载结构后，借该导电凸块电性连接该承载结构；以及封装层，其形成于该承载结构上，以包覆该多个电子元件与包覆层。2.如权利要求1所述的电子封装件，其特征在于，该多个电子元件的构造为彼此不同。3.如权利要求1所述的电子封装件，其特征在于，该间隙的间距至多为300微米。4.如权利要求1所述的电子封装件，其特征在于，该电子元件的一表面外露于该封装层的一表面。5.如权利要求1所述的电子封装件，其特征在于，该包覆层的侧面齐平于该电子元件的侧面。6.如权利要求1所述的电子封装件，其特征在于，该包覆层凸出该电子元件的侧面，且该包覆层未接触该电子元件的侧面。7.如权利要求6所述的电子封装件，其特征在于，该包覆层以其端部凸出该电子元件的侧面，且该包覆层的边缘的剖面呈球体。8.如权利要求1所述的电子封装件，其特征在于，该包覆层为非导电性膜。9.如权利要求1所述的电子封装件，其特征在于，该封装层的杨氏模数至少为20GPa。10.如权利要求1所述的电子封装件，其特征在于，该封装层的杨氏模数大于该包覆层的杨氏模数。11.一种电子封装件的制法，其特征在于，包括：提供多个电子元件，其中，各该电子元件...

【专利技术属性】
技术研发人员：苏品境，王隆源，王愉博，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：