半导体存储装置制造方法及图纸

设置有两组存储单元阵列（Ｕ、Ｌ），在各自的位线（ＢＩＴＵｎ、ＢＩＴＬｎ）上连接有在被选择时，对各位线进行放电的参考单元（ＲＣＥＬＬＵ、ＲＣＥＬＬＬ）。在存储单元（Ｕ）被访问时，如果参考单元）（ＲＣＥＬＬＬ）被选择，位线（ＢＩＴＬｎ的电位降低至Ｌ电平，则预充电脉冲信号（ＰＣＧＵ）变为Ｌ电平，从存储单元阵列（Ｕ）的读出动作停止，并且，进行下次的预充电。从而，不会在读出数据中产生错误，可以实现读出动作的高速化。

【技术实现步骤摘要】

本专利技术涉及一种在将位线预充电至规定电位之后，通过按照存储数据放电，来进行数据读出的所谓单位(single bit)线方式的半导体存储装置。
技术介绍
单位线方式的半导体存储装置，在将位线预充电至规定电位之后，通过根据存储数据放电，来进行数据的读出(例如，美国专利US005880990A)。这种半导体存储装置如该文献的图4所示，具备读出放大器SA，该读出放大器SA具有反相器INVSA1以及PMOS晶体管PTSA1。上述PMOS晶体管PTSA1，在读出如输出数据DATA变为L(Low)电平那样的数据时，将位线电位保持为H(High)电位。但是，设置有上述那样的PMOS晶体管PTSA1的半导体存储装置，在位线被预充电的时刻，由于PMOS晶体管PTSA1将位线电压保持为H电平而工作，会在读出像位线电位变为L电平那样的数据时，阻碍位线电位的降低，使得读出速度变慢。这样的问题在实现了电源电压的低电压化时，变得更加显著。
技术实现思路
本专利技术鉴于上述问题点，本专利技术目的在于，不会在读出数据中产生错误、并实现读出动作的高速化。为了解决上述课题，本专利技术的半导体存储装置，其特征在于，具备第一和第二位线；预充电电路，其将所述第一和第二位线预充电至规定的电位；多个存储单元，其分别与第一或第二位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述第一或第二位线的电荷；字线，其选择所述存储单元； 参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二二位线的电荷；和参考单元用字线，其选择所述参考单元。由此，根据参考单元的放电而引起的位线电位的降低，可以便于恰当地进行预充电动作和读出动作等各种的时序控制。特别是通过上述时序控制，可以使预充电动作仅停止规定时间，来劲行读出动作。因此，能够容易地使与存储数据对应的位线电压的降低快速进行，来使读出动作快速化，并可以防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。而且，其特征在于，具备位线；预充电电路，其将所述位线预充电至规定的电位；多个存储单元，其与所述位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述位线的电荷；字线，其选择所述存储单元；和锁存电路，其在所述位线的预充电停止，并且所述存储单元处于选择状态之后，经过规定时间后，保持与上述位线的电压对应的信号。由此，也能够容易地使与存储数据对应的位线电压的降低快速进行，而使读出动作快速化，并可以防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。(专利技术效果)根据本专利技术，按照存储数据，可使位线电位快速降低来使读出动作快速化，另一方面，能够容易地防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。附图说明图1是表示实施方式1的半导体集成电路的构成的电路图。图2是表示该半导体集成电路的读出动作的时序图。图3是表示实施方式2的半导体集成电路的构成的电路图。图4是表示该半导体集成电路的读出动作的时序图。图5是表示实施方式3的半导体集成电路的构成的电路图。图6是表示该半导体集成电路的读出动作的时序图。图7是表示实施方式4的半导体集成电路的构成的电路图。图中101-输出控制电路，ADD-地址信号位，BIT1～BITn-位线，BITL1～BITLn-位线，BITU1～BITUn-位线，BUF1～BUFn-输出电路，BUF1’～BUFn’-输出电路，CAPU1～CAPUn-电容部，CAPL1～CAPLn-电容部，CAPUS-开关控制信号，CAPLS-开关控制信号，CELL(1，1)～CELL(m，n)-存储单元，CELLL(1，1)～CELLL(m，n)-存储单元，CELLU(1，1)～CELLU(m，n)-存储单元，DCELLU1～DCELLUn-1-伪单元，DCELLL1～DCELLLn-1-伪单元，DO1～DOn-读出数据信号，INV1～INV5-反相器，NTR1、NTR2-N沟道晶体管，PC-预充电信号，PCG-预充电脉冲信号，PCGL-预充电脉冲信号，PCGU-预充电脉冲信号，PGEN-脉冲信号产生电路，PGEN’-脉冲信号产生电路，PGEN”-脉冲信号产生电路，PTR-预充电晶体管，PU1～PUn-预充电晶体管，PL1～PLn-预充电晶体管，RCELLU-参考单元，RCELLL-参考单元，RCELLU1～RCELLUn-参考单元，RCELLL1～RCELLLn-参考单元，RWL1～RWLm-字线，RWLL1～RWLLm-字线，RWLU1～RWLUm-字线，RWLUREF-参考字线，RWLLREF-参考字线，SWU1～SWUn-开关电路，SWL1～SWLn-开关电路，TINV-三态反相器，U-存储单元阵列，L-存储单元阵列。具体实施例方式下面，参照附图，对本专利技术的实施方式进行详细的说明。另外，在下面的各实施方式中，对与其他实施方式具有相同功能的构成要素赋予同一标识，并省略其说明。《专利技术的实施方式1》图1是表示本专利技术实施方式1的半导体集成电路的构成的电路图。另外，在下面的图中，省略了与写入相关的电路。在该图中，CELL(1，1)～CELL(m，n)是以m行n列的矩阵状进行配置的存储单元。具体而言，各存储单元由两个反相器INV1、INV2、和两个N沟道晶体管NTR1、NTR2构成，在后述的字线变为H(High)电平时，根据被反相器INV1、INV2锁存的信号，维持或者放电各位线的电荷。BIT1～BITn是位线。RWL1～RWLm是基于从半导体存储装置的外部被指定的未图示的地址信号，任意一个变为H电平的字线。PGEN是基于预充电信号PC，将仅在不依赖于时钟频率(读出周期时间)的规定时间变为H电平的预充电脉冲信号PCG输出的脉冲信号产生电路。BUF1～BUFn分别是根据基于存储单元CELL(1，1)～CELL(m，n)的存储数据的位线BIT1～BITn的电位，输出读出数据信号DO1～DOn的输出电路。具体而言，该输出电路BUF1～BUFn由预充电晶体管PTR、三态反相器TINV和三个反相器INV3～INV5构成。上述预充电晶体管PTR在预充电脉冲信号PCG为L(Low)电平时，对位线BIT1～BITn进行预充电。另外，三态反相器TINV使与预充电脉冲信号PCG从H电平变为L电平之前的位线BIT1～BITn的电位对应的信号，保存在反相器INV3、INV4中，并且，使读出数据信号DO1～DOn输出到反相器INV5。基于图2所示的时序图，对如上述那样构成的半导体存储装置的读出动作进行说明。这里，在下面，以在第一读出周期中，与字线RWL1连接的存储器单元CELL(1，1)～CELL(1，n)的存储数据被读出；在第二读出周期中，与字线RWL2连接的存储单元CELL(2，1)～CELL(2，n)的存储数据被读出的情况为例进行说明。另外，作为在存储单元CELL(1，1)中保持有对位线BIT1的电荷进行放电的信号(例如，存储有数据“0”)，在存储单元CELL(2，1)中保持有维持位线BIT2的电荷的信号(例如，存储有数据“1”)而进行说明。(第一读出周期之前)通过预充电信号PC被设置为L电平，位线BIT1…的电位通过输出电路BUF1的预充电晶体管PTR，被本文档来自技高网...

【技术保护点】
一种半导体存储装置，具备：第一和第二位线；预充电电路，其将所述第一和第二位线预充电至规定的电位；多个存储单元，其分别与所述第一或第二位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述第一或第二位线 的电荷；字线，其选择所述存储单元；参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和参考单元用字线，其选择所述参考单元。

【技术特征摘要】
JP 2005-6-9 2005-1692011.一种半导体存储装置，具备第一和第二位线；预充电电路，其将所述第一和第二位线预充电至规定的电位；多个存储单元，其分别与所述第一或第二位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述第一或第二位线的电荷；字线，其选择所述存储单元；参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和参考单元用字线，其选择所述参考单元。2.根据权利要求1所述的半导体存储装置，其特征在于，该半导体存储装置构成为，在与所述第一和第二位线中的一方位线连接的存储单元为了读出所保持的信号而被选择时，选择与另一方位线连接的参考单元。3.根据权利要求2所述的半导体存储装置，其特征在于，该半导体存储装置构成为，在停止所述第一和第二位线的预充电之后，在与所述一方位线连接的存储单元被选择并且与所述另一方位线连接的参考单元被选择之后，在所述另一方位线的电位通过放电降低至规定电位时，进行与所述一方位线的电位对应数据的读出，并且开始所述一方位线的预充电。4.根据权利要求3所述的半导体存储装置，其特征在于，具有分别为多根的所述第一和第二位线；与所述多根第一位线中的至少一根连接的至少一个所述参考单元，以及与所述多根第二位线中的至少一根连接的至少一个所述参考单元，该半导体存储装置构成为，在所述另一方位线中被连接了所述参考单元的位线的电位，通过放电降低到规定电位时，开始所述一方各位线的预充电。5.根据权利要求4所述的半导体存储装置，其特征在于，具有与所述多根第一位线分别连接的多个所述参考单元以及与所述多根第二位线分别连接的多个所述参考单元，该半导体存储装置构成为，在所有的所述另一方位线的电位通过放电，降低至规定的电位时，开始所述一方各位线的预充电。6.根据权利要求1所述的半导体存储装置，其特征在于，所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，所述参考单元的MIS型晶体管的栅极宽度，比所述存储单元的MIS型晶体管的栅极宽度窄。7.根据权利要求1所述的半导体存储装置，其特征在于，所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，所述参考单元的MIS型晶体管的栅极长度，比所述存储单元的MIS型晶体管的栅极长度长。8.根据权利要求1所述的半导体存储装置，其特征在于，所述存储单元以及参考单元...

【专利技术属性】
技术研发人员：角谷范彦，金原旭成，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]