半导体存储器件及其多位并行测试方法技术

一种用于对半导体存储器件进行多位并行测试的方法，所述存储器件包含用于读出存储器单元组数据的读出电路；接在数据读出电路和数据总线对之间的驱动器，连接在读出电路和相应数据总线对之间的第一比较器；其输入接到数据总线对而输出可与数据输出缓冲器连接的第二比较器，以及数据选择装置。在正常模式下数据读出电路将来自存储器单元组的多个数据对通过驱动器位送给数据总线对，而在测试模式下数据读出电路将多个数据对送至第一比较器。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及测试半导体存储器件的方法，更准确地说，涉及对比较小的区域进行多位并行测试而不影响半导体存储器件正常工作的方法。高集成化的半导体存储器件由于其芯片面积的增大通常会使生产成本增加。具体地说，半导体存储器的集成度越高，进行同样测试所需时间和成本就越高。因此，近来使用一种已知的方法来节省测试时间及成本，该方法用同时并行地对多位进行测试来替代串行数据存取。附图说明图1示出用于这种并行测试的已知存储器的结构，其中对8位并行数据进行测试。参考图1，4对数据总线DB0-3中的每一对连接到8个数据读出/驱动电路3-10中的各个输出端，所述的8个数据读出/驱动电路3至10通过各对输入/输出线路IO0-7从两个存储器单元组1和2中任一个接收每对数据。4个传输门11-14位于数据总线对的中央，用于将每个数据总线对与数据读出/驱动电路的左边一组3-6和右边一组7-10进行连接或断开。这些传输门11-14是用N沟道和P沟道的其栅极和并行测试启动信号ψPTE相连接的MOS晶体管构成的。数据总线对的另一端连接到与数据输出缓冲器(未示出)相连接的数据选择电路16。第一比较器对17和19的输入端和每对数据总线相连，而其输出端则将一对数据交付给第二比较器18。在第二比较器18与数据输入缓冲器和数据选择电路16之间连接一开关电路20。第一比较器17和19、数据选择电路16、第二比较器18和开关电路20和传输门11-15一样共同受控于并行测试启动信号ψPTE。按照这种结构的8位并行测试方法，一旦通过来自2组存储器单元1和2的8对输入/输出线路形成8对数据，在传输到4个数据总线对之前，分别由数据读出和驱动电路3-10对数据读出、放大和驱动。这8对经传输的数据一分为二送到第一比较器17和19，由比较器17和19分别将接收到的数据译码为送至第二比较器18的每一对数据。然后第二比较器18将接收到的两对数据变换为单一数据对，将该单一数据对通过开关电路20送至数据输出缓冲器。在这一级，由于并行测试启动信号ψPTE为指定测试模式的逻辑高电平状态，和左、右数据总线对相连接的传输门11-15均在正常模式下被切断，而数据选择电路16也不起作用。相反，在正常模式下，当信号ψPTE为逻辑低状态，那么第一和第二比较器17、19和18，以及开关电路20就不起作用。所以，在正常模式下，提供这样须序的数据传输路径存储器单元组1和2-数据读出和驱动电路3-10-数据总线对-数据选择电路16-数据输出缓冲器，当然，其中传输门11-15处于接通状态;而在测试模式下，提供这样顺序的另一种数据传输路径存储器单元组-数据读出/驱动电路-数据总线对-第一比较器17和19-第二比较器18-开关电路20-数据输出缓冲器，其中传输门处于断开状态。但是，在上述先有技术结构中，由于在正常模式期间，从左边一组存储单元中选出的传输到数据输出缓冲器的数据始终必须通过传输门11-15，所以有操作速度低的缺点。而且，在先有技术的测试方法中，由于数据必须通过处于数据读出/驱动电路3-10内部的驱动器，因此在正常模式期间，其中的功率损耗不可避免地增加。此外，传输门的存在引起了具有很多数据总线对的高集成存储器件整个芯片面积不合希望的增加。所以，本专利技术的目的是提供一种能节省功率消耗并适合于大规模集成的半导体存储器件多位并行测试的改进方法。本专利技术的另一目的是提供测试多个并行位而不影响半导体存储器件正常操作的方法。为达到本专利技术的以上目的和其它优点，在对具有数据输出缓冲器、给定个数的数据总线对和存储器单元组的半导体存储器件执行多位并行测试的最佳实施例中，该半导体存储器件包含有用于对由所述存储器单元组提供的每一对数据进行读出的数据读出装置;连接在所述数据读出装置和所述给定个数的数据总线对之间的驱动装置;连接在所述数据读出装置和相对应的一个所述数据总线对之间的第一比较装置，用于接收由所述数据读出装置供给的一组数据对，并由该第一比较装置根据该组数据对将数据对输出到所述的相对应的一个数据总线对;其输入端与所述数据总线对相连接、其输出端可与所述数据输出缓冲器相连接的第二比较装置，用于从所述数据总线对接收给定个数的数据对并由该比较器输出一个数据对，以及其输入端和所述数据总线对相连接，其输出端与所述数据输出缓冲器相连接的数据选择装置，用于从所述数据总线对接收给定个数的数据对并由其输出一个数据对;因此，在正常模式下，所述数据读出装置将来自所述存储器单元组的多个数据对通过所述驱动器装置送到所述数据总线对，而在测试模式下，所述数据读出装置将所述多个数据对送到所述第一比较器装置。为更好理解本专利技术并说明如何实施本专利技术，可通过实例参考所附图纸，附图中图1示出按照先有技术方法的并行测试的电路布局图;图2示出按照本专利技术最佳实施例的多位并行测试的电路布局;图3示出了根据图2的存储器单元块和输入/输出线路之间的电路连接，以及图4示出按照本专利技术的输入/输出线路预充电电路的电路图。参考图2，公开了按照本专利技术的多位并行测试方法的电路结构，在该实施例中并行对8位数据进行测试。如该图中所示，两个存储器单元组100和101分成两组分别通过4个输入/输出线路对IO0/IO0到IO3/IO3及IO4/IO4到IO7/IO7的各个相对应的线路连接到4个数据读出电路102-105及106-109中的每一个上。数据读出电路102到109分别连接到驱动器110至117，而每一对相邻数据读出电路分别连接到第一比较器118至121。每个第一比较器接收两个数据读出电路的输出，即两对数据。驱动器110至117及第一比较器118至121的每一对数据输出端和4对数据总线DB0/DB0到DB3/DB3中的一对相连接，关于每对数据总线与两个驱动器和一个第一比较器的接线法，如图所示。4对数据总线都与接着通过开关电路123和数据输出缓冲器125(未示出)的输入端125相连接的第二比较器122相连接。4对数据总线进一步连接到数据选择电路124。驱动器110至117、第一比较器118至121、第二比较器122、开关电路123和数据选择电路124共同受控于并行测试启动信号127。图3示出了左侧存储器单元组100和输入/输出线路对IO0/IO0到IO3/IO3之间连线的最佳实施例，其中输入/输出线路对通过传输晶体管140到155连接到读出放大器132至139。读出放大器132到139分别通过位线路对BL/BL与存储器单元(未示出)相连接。传输晶体管140至155每一个响应来自列译码器130和131的列选择信号ψCSL将由读出放大器供给的数据传输到输入/输出线路对IO0/IO0到IO3/IO3，传输晶体管140至155的栅极每4个一对连接到列译码器130和131中的一个。图4示出用于对输入/输出线路对预充电和均衡处理的电路。输入/输出线路的这种预充电和均衡电路包括有其各栅极和预充电和均衡信号ψIOPP相连接的预充电晶体管161至164，用于对每一对输入/输出线路进行均衡的N沟道MOS晶体管165和166以及P沟道MOS晶体管169和170，(所述MOS晶体管的每一栅极和信号ψIOPP相耦合)以及用于将信号ψIOPP反相并将反相后信号加到P沟道MOS晶体管169和170的栅级本文档来自技高网...

【技术保护点】
一种对具有数据输出缓冲寄存器和给定个数数据总线对及存储器单元组的半导体存储器件执行多位并行测试的方法中，所述半导体存储器件包含：用于读出由所述存储器单元组供给的每一对数据的数据读出装置，连接在所述数据读出装置和所述给定个数的数据总线对之间的驱动器装置，连接在所述数据读出装置和所述数据总线对的相对应数据对之间的第一比较器，用于接收由所述数据读出装置提供的一组数据对并根据数据对组将一数据对输出到相应的一个数据总线对，其输入端与所述数据总线对相连接、其输出端可与所述数据输出缓冲器相连接的第二比较装置，用于接收从所述数据总线对来的给定个数的数据对并由该比较器输出一个数据对，以及其输入端和所述数据总线对相连接，其输出端与所述数据输出缓冲器相连接的数据选择装置，用于接收从所述数据总线对来的给定个数的数据对并由其输出一个数据对：其特征在于：在第一模式下，所述数据读出装置将来自所述存储器单元组的多个数据对通过所述驱动器装置送到所述数据总线对，而在第二模式下，所述数据读出装置将所述多个数据对送到所述第一比较器装置。

【技术特征摘要】
KR 1990-6-18 8924/901.一种对具有数据输出缓冲寄存器和给定个数数据总线对及存储器单元组的半导体存储器件执行多位并行测试的方法中，所述半导体存储器件包含用于读出由所述存储器单元组供给的每一对数据的数据读出装置，连接在所述数据读出装置和所述给定个数的数据总线对之间的驱动器装置，连接在所述数据读出装置和所述数据总线对的相对应数据对之间的第一比较器，用于接收由所述数据读出装置提供的一组数据对并根据数据对组将一数据对输出到相应的一个数据总线对，其输入端与所述数据总线对相连接、其输出端可与所述数据输出缓冲器相连接的第二比较装置，用于接收从所述数据总线对来的给定个数的数据对并由该比较器输出一个数据对，以及其输入端和所述数据总线对相连接，其输出端与所述数据输出缓冲器相连接的数据选择装置，用于接收从所述数据总线对来的给定个数的数据对并由其输出一个数据对；其特征在于在第一模式下，所述数据读出装置将来自所述存储器单元组的多个数据对通过所述驱动器装置送到所述数据总线对，而在第二模式下，所述数据读出装置将所述多个数据对送到所述第一比较器装置。2.如权利要求1所述的方法，其特征在于所述第一和第二比较器只适合于在所述第二模式期间运行。3.如权利要求1或2所述方法，其特征在于，所述第一比较装置包括用于将输入级信号预充电到给定电压电平的电路，借此所述预充电路对第一模式的输入数据进行预充电。4.如权利要求1或2所述方法，其特征在于还包含可与所述第二比较装置的输出级相连接的开关装置，其中，所述开关装置在第一模式下为断开状态。5.如权利要求1到4中任一项所述的方法，其特征在于所述第一模式对应于正常模式而所述第二模式对应于用于对半导体存储器件进行并行数据测试的测试模式。6.一种用于执行如...

【专利技术属性】
技术研发人员：安启虎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]