非易失存储器及其编程方法技术

一非易失存储单元包括有一浮动栅；一编程区域，具有到该浮动栅的第一电流通路，用来通过第一电流通路向该浮动栅提供电荷载流子或抽取在该浮动栅上所存贮的电荷载流子来进行编程；和一检验区域，具有一与第一电流通路分隔开的第二电流通路，用来在编程期间通过过第二电流通路检验该浮动栅的电荷量。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种非易失存储器和对该非易失存储器编程的一种方法。通常，对于诸如EEPROM和快速EEPROM之类的大容量存贮介质的非易失半导体存储器件来说，其缺点是难以克服该存储器高的每比特成本。为了解决这个问题，近来提出了对多比特单元的研究。一常规的非易失存储器的封装密度相应于存储单元数的一对一方式。一多比特单元在一存储单元上存贮二比特以上的数据，这就能在不减小存储单元尺寸的情况下在相同芯片面积上增加了数据密度。对于多比特单元来说，在各自存储单元上将对三个以上阈值电压电平编程。例如，为了对每个单元存贮二个比特的数据，各自的单元必须对22(即，4)个阈值电平编程。这里，四个阈值电平分别相应于逻辑状态00、01、10和11。在该多电平编程中，最关键的问题是各自的阈值电压电平具有一统计学分布，该分布值约为0.5V。当通过精确地调整各自的阈值电平而使该分布减少时，可对多个电平编程，这就使每个单元的比特数增加。为了减小该电压分布，存在有一种使用反复编程和检验的编程方法。根据这种方法，为了对该非易失存储单元在所意指的阈值电平上编程而将一系列电压脉冲加到该单元。为了检验是否一单元达到所意指的阈值电平而在各自的编程电压脉冲之间执行一读操作。在检验期间，当被检验的阈值电平达到该意指的阈值电平时，编程中止。对于这种反复编程和检验的方法，由于一编程电压的有限的脉冲宽度而难以使该阈值电平的误差分布减小。另外，由于需用一附加电路实施反复编程和检验的算法，所以增加了该芯片周围电路的面积。此外，该反复的方法延长了编程时间。为了解决这个缺陷，SunDisk公司的R.Cernea提出了一种同时编程和检验的方法。附图说明图1A示出了由Cernea提出的非易失存储器的符号和电路图。如图1A所示，该非易失存储单元由控制栅1、浮动栅2、源极3、沟道区域4、和漏极5所组成。当足以导致编程的电压加到控制栅1和漏极5时，在漏极5和源极3之间流过一电流。这个电流与一参考电流相比较并且当该电流达到一等于或小于该参考电流的一个值时，产生一编程完成信号。上述过程在图1B中被说明。根据这种现有技术，在执行编程的同时自动地执行校验，这就补偿了连续地反复执行编程和检验的反复方法的缺陷。然而，在Cernea的方法中，用于编程的一编程栅不被单独地使用。另外，这种方法没有使用在其中编程电流通路和检测(或检验)电流通路被完全分隔的结构。为此，在Cernea的方法中，编程和检测难以分别为最佳状态。由于该编程电流和监控电流未被分隔开，因而使得该单元的阈值电压难以直接控制和调整。但是，以这种方式执行的一般的多电平编程中加到一存储单元的各自部分的电压是固定的，而相应于各自电平的参考电流是变化的。在这种方法中，如图1B所示，用来检测的参考电流与该单元阈值电压具有不明确的关系，并且它们之间不是线性关系。依据被安置在沟道区域上的浮动栅而将一EEPROM或一快速EEP-ROM的结构粗分为二部分。第一个结构是一简化层叠栅结构，在其中该浮动栅完全覆盖了该单元沟道区域。第二个结构是一分离沟道结构，在其中该浮动栅仅覆盖了在源极和漏极之间的部分沟道区域。在该沟道区域中，一部分中未存在有浮动栅的称之为转移晶体管，这种晶体管带来了消除过度擦除问题。分离沟道单元不合手需要地大于该简化层叠栅结构。快速EEPROM类型的其它分类可利用根据是一双重多晶硅栅还是一三重多晶硅栅来进行。双重多晶硅栅通常用在简化层叠结构中。三重多晶硅栅用于分离沟道单元。该EEPROM或快速EEPROM存储单元在美国专利NO.5268318中被详细披露。通常，在该三重多晶硅栅中第三栅是仅用于数据擦除的一擦除栅。在该快速EEPROM中是在由若干单元构成的部件中执行擦除的。图2A示出了具有一简化层叠栅的常规非易失存储单元。图2B示出了具有一分离沟道结构的常规非易失存储单元。图2A和2B表示了编程和擦除过程以及常规非易失存储单元的结构。如图2A所示，该常规层叠栅存储单元包括一控制栅6、一浮动栅7、一源极8、一漏极9、一沟道区域10、和一擦除栅11。如图2B所示，该常规分离沟道存储单元包括一控制栅13、一浮动栅14、一源极15、一漏极16、一沟道区域17、和一擦除栅18。在图2A和2B中，擦除栅11和18不需用来编程。因此，在编程期间，图2A和2B的常规单元与双重多晶硅栅的结构基本相同。在该现有技术中，仅由该控制栅、源极、和/或漏极电极来进行编程，所以在用来同时编程和检验的该存储单元内难以分隔编程电流通路和检验(检测)电流通路。因而，难以直接和有效地控制多个电平。鉴于上述情况本专利技术的一个目的是提供一种非易失存储器和一种对该非易失存储器编程的方法，在这种方法中当对二个或多个电平编程时同时执行检验，并且在这种方法中编程和检验区域被完全地分隔开来。本专利技术的另一目的是提供一种非易失存储器和一种对该非易失存储器编程的方法，其中，在进行多电平编程期间，各自的阈值电平由一加到该控制栅的电压所控制，并且各自的阈值电平和相应于加到该控制栅的电压相互间呈线性。本专利技术还有一目的是提供一种非易失存储器和一种对该非易失存储器编程的方法，在其中是通过使用一不含转移晶体管的简化层叠结构来消除其过度擦除问题同时减小该单元面积使之更紧凑。本专利技术的其它目的和优点将在下面的说明中予以陈述并且通过说明或通过对本专利技术实践的研究而使其目的和优点更为显见。借助于在所附权利要求中所指出的特定地手段和组合可实现和达到本专利技术的目的和优点。为了实现本专利技术的目的和相应的效果，这里概括地说明本专利技术的非易失存储单元包括一浮动栅；一具有第一电流通道到该浮动栅的编程区域，用来通过第一电流通道向浮动栅提供电荷载流子或抽取在该浮动栅中所存贮的电荷载流子来进行编程；以及一具有一与第一电流通道相分离的第二电流通道的检验区域，用来在编程期间通过该第二电流通道检验该浮动栅的电荷量。为了进一步实现本专利技术的目的，所提供的一种非易失存储单元包括一浮动栅；一为了编程目的而向该浮动栅提供电荷载流子的编程栅；一为了编程而用来控制向该浮动栅所提供的电荷载流子量的控制栅；和一包括有浮动栅、一源极、一漏极、和在源极和漏极之间的一沟道面积并且在编程期间检验提供到该浮动栅的电荷载流子的场效应晶体管。为了进一步实现本专利技术的目的，在包含有一控制栅、一浮动栅、一编程栅、和一具有一阈值电压以及包括该浮动栅、一源极、一漏极、和在该漏极和源极之间的一沟道区域的晶体管的一非易失存储单元中提供一种对该非易失存储单元编程的方法，该方法包括有步骤向该控制栅提供一第一电压和向该编程栅提供一第二电压以便将用于编程的电荷载流子从该编程栅馈送到该浮动栅并在该沟道区域中形成一反型层；和在编程期间监控反型层的电导率以及当被监控的电导率达到一参考值时，至少中止向该控制栅和该编程所提供的第一电压和第二电压中的一个。还为了进一步实现本专利技术的目的，所提供的一非易失存储单元包含一被分成第一和第二区域的浮动栅；一包括有相应于该浮动栅部分的第一区域、一第一漏极、和一公共源极、一在该第一漏极和该公共源极之间的沟道区域并具有为了编程目的而将电荷载流子提供给该浮动栅的一第一阈值电压的编程场效应晶体管；一为了编程而控制提供给该浮动栅的电荷载流子量的控制栅；和一包括有除本文档来自技高网...

【技术保护点】
一非易失存储单元，包含：一浮动栅；一编程区域，具有到所述浮动栅的第一电流通路，用来通过所述第一电流通路向所述浮动栅提供电荷载流子或抽取在所述浮动栅中存贮的电荷载流子而进行编程；和一检验区域，具有与所述第一电流通路相隔离的第二电流通路，用来在编程期间，通过所述第二电流通路检验所述浮动栅的电荷量。２、如权利要求１所述的非易失存储单元，其中所述编程区域包括一隧道二极管，和所述检验区域包括一场效应晶体管。

【技术特征摘要】
KR 1995-8-21 25761/951.一非易失存储单元，包含一浮动栅；一编程区域，具有到所述浮动栅的第一电流通路，用来通过所述第一电流通路向所述浮动栅提供电荷载流子或抽取在所述浮动栅中存贮的电荷载流子而进行编程；和一检验区域，具有与所述第一电流通路相隔离的第二电流通路，用来在编程期间，通过所述第二电流通路检验所述浮动栅的电荷量。2.如权利要求1所述的非易失存储单元，其中所述编程区域包括一隧道二极管，和所述检验区域包括一场效应晶体管。3.如权利要求1所述的非易失存储单元，其中所述编程区域包括一第一场效晶体管和所述检验区域包括一第二场效应晶体管。4.一非易失存储器件，包含一浮动栅；一编程栅，为了编程目的而向所述浮动栅提供电荷载流子；一控制栅，为了编程而控制向所述浮动栅提供的电荷载流子量；和一场效应晶体管，用来在编程期间检验向所述浮动栅提供的电荷载流子，所述场效应晶体管包括所述浮动栅、一源极、一漏极、和在所述源极及所述漏极之间的一沟道区域。5.如权利要求4所述的非易失存储器件，进一步包含一用来向所述控制栅提供电压的第一电压源；一用来向所述编程栅提供电压的第二电压源；一用来向所述漏极提供电压的第三电压源；一用来向所述源极提供低于提供给所述漏极电压的电压的第四电压源；和一用来在编程期间检测所述漏极电流并当该被检测的漏极电流达到一所置参考电流时向所述第一和第二电压源中的一个提供一编程中止信号以便中断所述电压中的至少一个电压的电流检测器。6.如权利要求5所述的非易失存储器件，其中该所置参考电流是该场效应晶体管的阈值电流。7.如权利要求5所述的非易失存储器件，其中所述从第四电压源提供给所述源极的电压是一接地电压。8.如权利要求5所述的非易失存储器件，其中从所述第一电压源提供给所述控制栅的电压是一相应于多电平编程的各自电平编程而变化的正电压，和从所述第二电压源提供给所述编程栅的所述电压是一低于0的固定电压。9.如权利要求4所述的非易失存储器件，进一步包含一用来向所述控制栅提供电压的第一电压源；一用来向所述编程栅提供电压的第二电压源；一用来在编程期间监控所述漏极电压并当该所检测的漏极电压达到一参考电压时向所述第一和第二电压源中的一个提供一编程中止信号以便中断来自所述第一和第二电压源中的至少一个电压的电压检测器。10.如权利要求9所述的非易失存储器件，其中该参考电压是该场效应晶体管的阈值电压。11.如权利要求9所述的非易失存储器件，其中从所述第一电压源加到所述控制栅的电压是相应于多电平编程的各自阈值电平编程而变化的一正值，和从所述第二电压源加到所述编程栅的电压是一低于零的固定值。12.如权利要求9的非易失存储器件，其中所述电压检测器包含一用来在所述漏极上引入电压的电压源，和连接在所述电压源和所述漏极之间的一电阻。13.如权利要求9所述的非易失存储器件，其中所述电压检测器包含一用来在所述漏极上引入电压的电压源，和在所述电压源和所述漏极之间连接的一二极管。14.在包含有一控制栅、一浮动栅、一编程栅、和具有一阈值电压及包括有所述浮动栅、一源极、一漏极和在所述漏极及源极之间的一沟道区域的一晶体管的一非易失存储单元中，对该非易失存储单元编程的方法包含有如下步骤向所述控制栅提供第一电压和向所述编程栅提供第二电压以便使得用来编程的电荷载流子被从所述编程栅馈送到所述浮动栅并且在所述沟道区域中形成一反型层；和在编程期间监控所述反型层的电导率和当所监控的电导率达到一相应于该晶体管的阈值电压的值时中止对向所述控制栅的第一电压和向所述编程栅的第二电压中的至少一个电压的提供。15.如权利要求14所述的对非易失存储器编程的方法，其中该参考值是该晶体管的阈值。16.如权利要求14所述的对非易失存储器编程的方法，其中所述第一电压是相应于多电平编程的各自阈值电平而变化的一正值，和所述第二电压是一固定的负值。17.一非易失存储器件，包含一在它的表面上具有一沟道区域的第一电导型半导体基片；在所述沟道区域上形成的一浮动栅；在所述半导体基片表面之内的所述沟道区域的另外一端所形成的一第二导电型的二个杂质区域；在所述浮动栅的上面所形成的一控制栅；在编程期间用来向所述浮动栅提供电荷载流子而相邻近所述浮动栅形成的一编程栅；和在所述编程栅、所述浮动栅、和所述控制栅之间形成的一隔离层，所述隔离层在所述浮动栅和编程栅之间足够地薄以便在它们之间形成隧道效应。18.如权利要求17所述的非易失存储器件，进一步包含有在围绕所述沟道区域的所述基片的表面上形成的一场隔离层。19.如权利要求18所述的非易失存储器件，其中所述浮动栅的一部分延伸到所述场隔离层的一表面。20.如权利要求17所述的非易失存储器件，其中所述编程栅是相邻于所述浮动栅的一侧被形成。21.如权利要求17所述的非易失存储器件，其中所述编程栅是在所述浮动栅的上面被构成的。22.如权利要求17所述的非易失存储器件，其中所述编程栅是相邻于所述浮动栅的底部被形成的。23.如权利要求17所述的非易失存储器件，进一步包含有在所述沟道区域和所述浮动栅之间形成的栅极隔离层，该栅极隔离层足够地薄以便在它们之间能形成隧道效应。24.一非易失存储器件，包含多个由一预置距离所分离的字线；垂直于所述字线并由一预置距离所分离以形成多个矩形所构成的多个第二电导型的位线；平行于各个位线所安置的多个编程线；和多个非易失存储单元，每个均被安置在一各自的矩形内，所述多个非易失存储单元的每个包含一浮动栅；一编程栅，连接到所述多个编程线的每条线，用来为了编程目的而向所述浮动栅提供电荷载流子；一控制栅，连接到所述多个字线的每条线，用来为了编程目的而控制被提供给所述浮动栅的电荷载流子量；和一用来在编程期间读出或检验提供给所述浮动栅的电荷载流子量的场效应晶体管，所述场效应晶体管包含所述浮动栅、一源极、一漏极、和在所述源极和漏极之间的一沟道区域，所述源极与位于邻近所述源极的一矩形内所安置的一非易失存储单元的漏极一起被连接到所述多条位线中的一条位线，和所述漏极与位于邻近所述漏极的一矩形内所安置的一非易失存储单元的源极一起被连接到所述多条位线中的一条位线。25.如权利要求24所述的非易失存储器件，其中，当所述非易失存储器件工作在一编程模式时，-8至-15V加到一被选择的编程线上，0V加到一未被选择的编程线，3至12V加到一被选择的字线上，0至-10V加到一未被选择的字线上，0.5至2V加到一被选择的位线上，0V加到位于一被选择单元的第一侧的未被选择的位线上，0.5至2V加到位于与所述第一侧相对的该被选择单元的第二侧的一个以上位线上，和0V加到基片上。26.如权利要求24所述的非易失存储器件，其中，当所述非易失存储器件通过所述位线工作在一擦除模式时，0至-12V加到所选择编程线上，-7至-12V加到被选择字线上，0至6V加到被选择位线上，和0V加到所述基片上。27.如权利要求24所述的非易失存储器件，其中，当所述非易失存储器件通过所述基片工作在一擦除模式时，0至-12V加到被选择的编程线上，和-7至-12V加到一被选择的字线上，被选择的位线被浮动，并将0至-6V加到所述基片上。28.如权利要求24所述的非易失存储器件，其中，当所述非易失存储器件工作在一读出模式时，0V加到编程线，1至6V加到一被选择的字线，0V加到未被选择的字线，0.5至2V加到一被选择的位线，0V加到位于一被选择单元的第一侧的未被选择的位线，0.5至2V加到位于与所述第一侧相对的被选择单元的第二侧的一个以上的位线上。29.一非易失存储单元，包含一被分成第一和第二区域的浮动栅；一包括所述浮动栅的所述第一区域、一第一漏极、一公共源极、一在第一漏极和公共源极之间安置的第一沟道区域、和具有为了编程目的而向所述浮动栅提供电荷载流子的第一阈值电压的编程场效应晶体管；一为了编程而控制向所述浮动栅所提供的电荷载流子量的控制栅；和一包括所述浮动栅的第二区域、一第二漏极，和所述公共源极、在第二漏极和公共源极之间安置的第二沟道区域、和具有在编程期间用来监控提...

【专利技术属性】
技术研发人员：崔雄林，
申请(专利权)人：LG半导体株式会社，
类型：发明
国别省市：KR[韩国]