选择性存储器刷新电路与刷新方法技术

一种选择性存储器刷新电路，用以刷新存储器阵列，该存储器阵列具有数条字线，分别连接到字线刷新选择电路，用以判断各些字线在刷新周期中是否进行刷新。各字线刷新选择电路还包括字线地址锁存器，用以接收字线预解码信号、释放信号与一启动信号，并输出字线锁存信号；以及字线刷新比较电路，其接收字线预解码信号与字线锁存信号进行比较后，再传送至字线驱动器。当字线锁存信号为高电平时，对该字线进行刷新。当字线锁存信号为低电平时，则不对字线进行刷新。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种存储器刷新电路与刷新方法，且特别是有关于一种可以只对有储存数据的字线上的存储单元进行刷新的电路与方法。
技术介绍
一般的动态随机存取存储器(DRAM)由一个晶体管与一电容所构成。利用电容所储存的电荷，来达到不同的储存状态，如「1」与「0」等。然而，随着时间的增加，储存在电容中的电荷会因漏电而消失，因而造成其保持电压下降。于是，便很难分辨其储存状态。为此，便需要有刷新周期，长时间地对存储单元的电容进行充电。在刷新时，会有电流的消耗，造成功率的损失。目前的存储器刷新方法，均对所有的字线进行刷新，而不论该字线上的存储单元是否有储存数据。因此，便会对没有储存数据的字线也进行刷新操作。因此，整个刷新的时间便会较久，同时对没储存数据的字线进行刷新也会造成消耗电流的主要来源。随着个人与便携式电子器材的普遍，以及存储器容量的大型化，过度的电流消耗会造成功率的浪费，使得移动式与便携式电子器材的待机时间简短，因为功率被刷新存储器耗用。因此，如何解决此问题，便是在存储器刷新方法的一个重要课题。
技术实现思路
因此本专利技术提出一种选择性存储器刷新电路与方法，其可以选择性地对字线进行刷新，而对没有储存数据的字线则略过刷新的程序，仅对有使用的字线进行刷新。本专利技术提出一种选择性存储器刷新电路与方法，其可以有效地减少存储器刷新时所消耗的电流与功率，并且可以缩短刷新时间。本专利技术提出一种选择性存储器刷新电路与方法，其利用释放信号，将不用的字线地址释放，使在刷新时不会对该字线进行刷新。因此，本专利技术提出一种选择性存储器刷新电路，用以刷新一存储器阵列，其中存储器阵列由数条行与列排列而成，且具有多条字线，其中各列分别对应各字线。选择性存储器刷新电路包括多个字线刷新选择电路，其分别耦接到各字线，用以判断各字线在刷新周期中是否进行刷新。各字线刷新选择电路还包括一字线地址锁存器，用以接收字线预解码信号、释放信号与一启动信号，并输出字线锁存信号；以及一字线刷新比较电路，用以接收字线预解码信号与字线锁存信号进行比较后，再传送至字线驱动器。其中当启动信号启动字线时，字线锁存信号为第一电平信号(例如高电平)，用以指示连接该字线上的数个存储单元中有储存数据；当送出释放信号时，字线锁存信号转为第二电平信号(例如低电平)，用以指示连接字线上的存储单元中没有储存数据。在该刷新周期中，当字线锁存信号为第一电平信号，则对字线进行刷新；反之，当字线锁存信号为第二电平信号，则不对字线进行刷新。本专利技术还提出一种选择性存储器刷新方法，用以刷新存储器阵列，存储器阵列由数条行与列排列而成，且具有数条字线，其中各列分别对应各字线。首先，进入一刷新周期。接着，判断各字线上的数个存储单元是否有数据储存。当字线有储存数据时，对字线进行刷新操作；反之，当字线没有储存数据时，略过对该字线的刷新操作。接着，判断是否所有字线皆处理完毕。当所有字线均处理完毕时，则结束该刷新周期。因此，当字线有记忆储存数据时，在刷新周期时便会对该字线进行刷新操作；反之，若当该字线没有记忆储存数据时，在刷新周期时便不会对该字线进行刷新操作。因此，刷新操作可以加快，并可以具有省电的功效。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，进行详细说明如下附图说明图1是表示本专利技术的字线地址锁存器的方块图；图2表示图1中的字线地址锁存器的电路实施例； 图3是表示图1所示的字线锁存器中各个信号与数据的操作时序图；图4是表示局部检测放大器的控制电路示意图；以及图5表示本专利技术的存储器选择性刷新方法的流程式意图。标号说明10字线地址锁存器12、14、16、40、42反相器20 NAND门 30字线驱动器P1、P2、PPMOS晶体管N1、N2NMOS晶体管MN0、…、MNn-1存储单元WLD0、…、WLDn-1字线具体实施方式本专利技术的主要重点在于对一个存储器阵列中的每一条位元线(连接存储单元晶体管的栅极)配置一个可以记忆字线地址的锁存器，并且利用此锁存器来判断其对应的字线上的存储单元是否有使用来记忆储存数据。当该字线有记忆储存数据时，在刷新周期时便会对该字线进行刷新操作；反之，若当该字线没有记忆储存数据时，在刷新周期时便不会对该字线进行刷新操作。因此，刷新操作可以加快，并可以具有省电的功效。此外，本专利技术可以再配合释放命令控制器、字线刷新比较器与局部检测放大器(local sense amplifyier)电路来完成本专利技术的刷新电路与方法。首先，图1是表示本专利技术的字线地址锁存器的方块图。字线地址锁存器110配置连接在每一条字线上，用来记忆该耦接对应的字线上的存储单元是否有用来储存数据。如图所示，字线地址锁存器可以接收字线预解码信号(word line pre-decode)WLPD、启动信号(active)ACTIVE与释放信号(release)REL，而输出地址闩锁信号DX。字线预解码信号WLPD与地址闩锁信号DX两者经过比较后，将比较后的结果送至字线驱动器(world linedriver)，以产生字线驱动信号WLD，用以驱动对应的字线。上述的用来比较字线预解码信号WLPD与地址闩锁信号DX两者的字线刷新比较器120可以简单地使用逻辑电路，例如在本实施例所举的例子为NAND门。上述的地址闩锁信号DX用来指示上述字线地址锁存器110所连接的字线上的存储单元是否有用来记忆储存数据。例如，在此实施例中，DX＝1(如高电平信号)用来表示对应的该条字线上的存储单元有记忆储存数据；反之，若DX＝0(如低电平信号)则表示对应的该条字线上的存储单元并没有记忆储存数据。利用此字线地址锁存器110，便可以知道整个存储器阵列中每一条字线的使用(数据储存)状态。当地址闩锁信号DX为“1”时，地址闩锁信号DX与字线预解码信号WLPD在经过NAND门120后，再传送至字线驱动器130，以产生字线驱动信号WLD。此时字线驱动信号会被拉高，藉以驱动该字线。前述的启动信号ACTIVE则用来启动该条字线。例如，当送出行地址触发信号(row adderss strobe)RAS送出后，ACTIVE命令便会送出，以启动对应的字线，而将该字线上所连接的存储单元导通，以准备写入或读取数据。释放信号REL则用来释放字线。亦即，当字元上不在记忆储存数据时，释放命令REL便会送出，将地址闩锁信号DX的信号拉低，以表示该字线不在用来储存数据。拉低后的地址闩锁信号DX与字线预解码信号WLPD在经过NAND门120后，再传送至字线驱动器130，以产生字线驱动信号WLD。此时字线驱动信号会被拉低，藉以不驱动该字线。如上所述，利用地址闩锁信号DX便可以知道该条字线上是否有记忆储存数据。当该字线上的存储单元有记忆储存数据时(例如DX＝1)，当进入刷新周期时，便会对该字线进行刷新的操作；反之，当该字线上的存储单元没有记忆储存数据时(例如DX＝0)，当进入刷新周期时，便不会对该字线进行刷新的操作。因此，利用本专利技术的存储器刷新电路，在刷新周期时，便不必对每一条字线进行刷新操作，只要针对有储存数据的字线进行刷新操作即可。如此便可以达到选择性刷新的目的，还可以因此达到节省电流消耗的目的。接着，请参考图2，其表示图1中的字线地址锁存器的电路实施本文档来自技高网...

【技术保护点】
一种选择性存储器刷新电路，用以刷新一存储器阵列，该存储器阵列由多条行与列排列而成，且具有多条字线，其中各所述列分别对应各所述字线，该选择性存储器刷新电路包括：多个字线刷新选择电路，分别耦接到各所述字线，用以判断各所述字线在一刷新周期中是 否进行刷新，各所述字线刷新选择电路还包括：一字线地址锁存器，用以接收一字线预解码信号、一释放信号与一启动信号，并输出一字线锁存信号；以及一字线刷新比较电路，接收该字线预解码信号与该字线锁存信号进行比较后，再传送至一字线驱动器，其 中，当启动信号启动该字线时，该字线锁存信号为一第一电平信号，用以指示连接该字线上的数个存储单元中有储存数据；当送出该释放信号时，该字线锁存信号为一第二电平信号，用以指示连接该字线上的所述存储单元中没有储存数据，其中，在该刷新周期中，当该 字线锁存信号为该第一电平信号，则对该字线进行刷新；当该字线锁存信号为该第二电平信号，则不对该字线进行刷新。

【技术特征摘要】
US 2001-8-1 09/920,1621.一种选择性存储器刷新电路，用以刷新一存储器阵列，该存储器阵列由多条行与列排列而成，且具有多条字线，其中各所述列分别对应各所述字线，该选择性存储器刷新电路包括多个字线刷新选择电路，分别耦接到各所述字线，用以判断各所述字线在一刷新周期中是否进行刷新，各所述字线刷新选择电路还包括一字线地址锁存器，用以接收一字线预解码信号、一释放信号与一启动信号，并输出一字线锁存信号；以及一字线刷新比较电路，接收该字线预解码信号与该字线锁存信号进行比较后，再传送至一字线驱动器，其中，当启动信号启动该字线时，该字线锁存信号为一第一电平信号，用以指示连接该字线上的数个存储单元中有储存数据；当送出该释放信号时，该字线锁存信号为一第二电平信号，用以指示连接该字线上的所述存储单元中没有储存数据，其中，在该刷新周期中，当该字线锁存信号为该第一电平信号，则对该字线进行刷新；当该字线锁存信号为该第二电平信号，则不对该字线进行刷新。2.如权利要求1所述的选择性存储器刷新电路，其中该字线刷新比较电路为一组合逻辑电路。3.如权利要求2所述的选择性存储器刷新电路，其中该组合逻辑电路为一与非门。4.如权利要求2所述的选择性存储器刷新电路，其中该字线地址锁存器还包括一第一反相器，用以接收该字线预解码信号；一第一PMOS晶体管，其源极耦接至一电压源，栅极耦接至该第一反相器的输出；一第二PMOS晶体管，其源极耦接至该第一PMOS晶体管的漏极，栅极则接收该释放信号；一第一NMOS晶体管...

【专利技术属性】
技术研发人员：陈瑞隆，黄世煌，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]