半导体存储装置及其字线选择电路制造方法及图纸

提供一种比现有产品更能减小更新时的消耗电力的半导体存储装置。单元阵列Ｓ０、Ｓ１分别被划分成４个块Ｂ００～Ｂ０３、Ｂ１０～Ｂ１３。进行普通的读出／写入时，通过用指定字线的地址数据选择单元阵列中的一方，同时选择已被选择的单元阵列的１个块，并进一步选择该块内的１个字线。另一方面，进行更新时，选择一方单元阵列，已被选择的单元阵列的４个块同时被更新。即，从４个块分别选择１个字线，更新已被选择的字线。这样，和同时更新多个单元阵列时比，能够降低消耗电力。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种降低更新动作时的消耗电力的。第一多路复用器4a的输入端连接第一X缓冲器3a及地址产生电路10，其输出端连接第一X译码器5a。第一多路复用器4a根据更新控制信号/AR而被控制。在普通动作模式即非更新模式，更新控制信号/AR为“1”，第一多路复用器4a把来自第一X缓冲器3a的输出供给第一X译码器5a。另一方面，在更新模式，更新控制信号/AR为“0”，把来自地址产生电路10的输出供给第一X译码器5a。第一X译码器5a对来自第一多路复用器4a的输出进行译码，根据该译码结果驱动第一存储器阵列2a的字线。第一读出放大电路6a把在存储器阵列2a的位线上得到的信号进行放大，并输出给I/O缓冲器(图示略)。第一门电路7a连接更新存储激活电路12，根据来自更新存储激活电路12的信号/RASR及外部输入信号/RASRN，产生激活第一X译码器5a、第一读出放大电路6a的第一激活信号/RASA，使第一X译码器5a、第一读出放大电路6a激活。利用上述各构成要素2a、3a、4a、5a、6a、7a，构成第一存储体BKA。另外，省略选择位线的列译码器及其控制系统的记述。第二X缓冲器3b连接地址缓冲器1，接受从地址缓冲器1输出的地址数据BD的输入，根据外部输入信号/RASRN进行读取输出。第二多路复用器4b的输入端连接第二X缓冲器3b及地址产生电路10，其输出端连接第二X译码器5a。第二多路复用器4b根据更新控制信号/AR而被控制。在普通动作模式即非更新模式，更新控制信号/AR为“1”，第二多路复用器4b把来自第二X缓冲器3b的输出供给第二X译码器5b。另一方面，在更新模式，更新控制信号/AR为“0”，把来自地址产生电路10的输出供给第二X译码器5b。第二X译码器5b对来自第二多路复用器4b的输出进行译码，根据该译码结果驱动第二存储器阵列2b的字线。第二读出放大电路6b把在存储器阵列2b的字线上得到的信号进行放大，并输出给I/O缓冲器(图示略)。第二门电路7b连接更新存储激活电路12，根据来自更新存储激活电路12的信号/RASR及外部输入信号/RASRN，产生激活第二X译码器5b、第二读出放大电路6b的第二激活信号/RASB，使第二X译码器5b、第二读出放大电路6b激活。利用上述各构成要素2b、3b、4b、5b、6b、7b，构成第二存储体BKB。另外，省略选择位线的列译码器及其控制系统的记述。更新模式检测电路11根据选片信号/CS、信号/RAS、信号/CAS和写入使能信号/WE，检测出更新模式已被指定，输出更新信号/AR(脉冲信号)。更新存储激活电路12连接更新模式检测电路11，接受更新信号/AR，把使存储体BKA、BKB均激活的信号/RASR供给门电路7a、7b。更新计数器13连接更新模式检测电路11，接受更新信号/AR，依次增序计数更新信号/AR，并把其计数值供给地址产生电路10。地址产生电路10由锁存电路构成，根据更新信号/AR读取更新计数器13的输出，并供给多路复用器4a、4b。这种构成在进行普通的读出/写入时(AR＝“1”)，地址Add作为地址数据AD通过地址缓冲器1被供给X缓冲器3a及4a。然后，例如输出选择存储体BKA的存储器阵列2a的信号/RASAN(“0”)时，地址数据AD被读入到X缓冲器3a。此时，更新信号/AR为“1”，因此，X缓冲器3a内的地址数据AD通过多路复用器4a被供给X译码器5a。此时，门电路7a把上述信号/RASAN输出给X译码器5a和读出放大电路6a，激活这些电路。这样，通过X译码器5a选择地址数据AD对应的存储器阵列2a的字线。另一方面，在存储器阵列2a、3a更新时，从更新模式检测电路11输出更新信号/AR(“0”)。更新存储激活电路12接受该更新信号/AR，把信号/RASR输出给门电路7a、7b。门电路7a、7b接受该信号/RASR，输出信号/RASA、信号/RASB，分别激活X译码器5a、读出放大电路6a及X译码器5b、读出放大电路6b。另外，输出更新信号/AR时，更新计数器13进行增序计数，该计数输出被读入到地址产生电路10。被读入的数据通过多路复用器4a、4b分别供给X译码器5a、5b。这样，对应上述更新计数器13的输出存储器阵列2a、2b的字线被更新。然后，再次输出更新信号/AR(“0”)，更新计数器13被增序计数，根据该计数输出，存储器阵列2a、2b的字线被激活。以后反复上述动作。以上是图1所示半导体存储装置的概略构成及动作。如上述说明所明确的，该半导体存储装置采用存储体构成，可以使各存储体BKA、BKB分别独立动作。这样，进行更新时，存储器阵列2a、2b的外围电路均被激活，存储器阵列2a、2b的各1个字线同时被选择，这些字线涉及的存储器单元被同时更新。与上述的存储体构成的半导体存储装置相对，单元阵列构成的半导体装置也被公众所知。该单元阵列构成的半导体装置，即使设有多个存储器阵列，也不能独立进行各存储器阵列的读出/写入。换言之，单元阵列构成的半导体装置可以称为是对应存储体构成的1个存储体的构成。但是，该单元阵列构成的读出/写入只能同时对1个存储器阵列进行，但可以对多个存储器阵列同时进行更新。以往，该单元阵列构成的半导体装置在进行更新时，为缩短更新时间，同时更新多个存储器阵列。这样，以往，需要更新的半导体存储装置，存储体构成式和块构成式均为了缩短更新时间，而同时更新多个存储器阵列。但是，近年来，携带电话等各种携带机器广泛使用半导体存储装置。该携带机器使用的半导体存储装置，具有如何降低消耗电力的重大课题。特别是，DRAM或虚拟SRAM等需要更新的半导体存储装置，具有如何降低更新动作时的消耗电力的重要课题。但是，上述以往的半导体存储装置，存储体构成和块构成的半导体存储装置均有更新时的消耗电力大的缺点。即，同时更新多个存储器阵列可以缩短更新时间，但更新时，各存储器阵列的外围电路均需要激活，因此消耗电力增加。另外，这里的虚拟SRAM，是具有和DRAM(动态随即存取存储器)相同的存储器阵列，具有和SRAM相同的使用便利性的半导体存储装置。考虑到上述情况，本专利技术的目的是，提供一种，和以往比，进一步降低了更新时的消耗电力。本专利技术是为解决上述课题而开发的，本专利技术的半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，其特征在于，具有多个第1选择电路，设置在所述多个单元阵列的每一个上；和第2选择电路，根据内部地址信号向所述多个第1选择电路输出共用的选择信号；在进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，仅仅有选择性地激活所述多个第1选择电路中上述被选择的单元阵列的第1选择电路。所述被选择的单元阵列的第1选择电路可以一并选择多个字线。所述第2选择电路，选择所述多个单元阵列中的1个单元阵列，仅激活被选择的单元阵列的第1选择电路。此外，还具有地址输入单元，和第2选择电路进行电气连接，根据从外部输入的地址信号输出内部地址信号，向所述第2选择电路提供内部地址信号。另外，所述第1选择电路，具有输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，所述第本文档来自技高网...

【技术保护点】
一种半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，其特征在于，具有：多个第１选择电路，设置在所述多个单元阵列的每一个上；和第２选择电路，根据内部地址信号向所述多个第１选择电路输出共用的选择信号； 在进行更新动作时，所述第２选择电路把所述多个单元阵列内的至少１个单元阵列设为非选择，把剩余的单元阵列设为选择，仅仅有选择性地激活所述多个第１选择电路中上述被选择的单元阵列的第１选择电路。

【技术特征摘要】
JP 2000-8-31 2000-2645471.一种半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，其特征在于，具有多个第1选择电路，设置在所述多个单元阵列的每一个上；和第2选择电路，根据内部地址信号向所述多个第1选择电路输出共用的选择信号；在进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，仅仅有选择性地激活所述多个第1选择电路中上述被选择的单元阵列的第1选择电路。2.根据权利要求1所述的半导体存储装置，其特征在于，所述被选择的单元阵列的第1选择电路一并选择多个字线。3.根据权利要求1所述的半导体存储装置，其特征在于，所述第2选择电路选择所述多个单元阵列中的1个单元阵列，仅激活该被选择的单元阵列的第1选择电路。4.根据权利要求1所述的半导体存储装置，其特征在于，还具有地址输入单元，和第2选择电路进行电连接，根据从外部输入的地址信号输出内部地址信号，向所述第2选择电路提供内部地址信号。5.根据权利要求1所述的半导体存储装置，其特征在于，所述第1选择电路，具有输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，所述第1字线选择信号是输入到多个字驱动器的选择信号，所述第2字线选择信号是输入到多个所述字驱动器的选择信号，且是多个所述第1字线选择信号之间共用的选择信号，该多个字驱动器分别被输入了所述第1字线选择信号。6.根据权利要求1所述的半导体存储装置，其特征在于，还具有升压电路，仅向所述多个第1选择电路中被选择性地激活的第1选择电路，选择性地提供升压电位。7.根据权利要求5所述的半导体存储装置，其特征在于，对所述存储器单元进行数据读出动作及数据写入动作时，所述第1及第2字线选择电路分别输出1个信号。8.根据权利要求1所述的半导体存储装置，其特征在于，所述多个单元阵列分别被划分成多个块，各块具有连接所述存储器单元的漏端子的数据读出单元。9.根据权利要求8所述的半导体存储装置，其特征在于，进行更新动作时，一并被选择的多个所述第1字线选择信号仅被选择与所述各块相同的个数。10.根据权利要求4所述的半导体存储装置，其特征在于，所述地址输入单元是根据选片信号控制所述外部地址信号的导通和断开的门电路。11.根据权利要求8所述的半导体存储装置，其特征在于，所述第1字线选择电路当从外部供给更新信号时，输出选择所述单元阵列的多个块的第1字线选择信号。12.根据权利要求11所述的半导体存储装置，其特征在于，所述第1字线选择电路在从外部供给更新信号时，输出选择所述单元阵列的所有块的第1字线选择信号。13.根据权利要求5所述的半导体存储装置，其特征在于，所述第1字线选择电路由根据所述第2选择电路的输出，输出所述第1字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。14.根据权利要求13所述的半导体存储装置，其特征在于，所述升压驱动器由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出升压信号或低电压信号的开关电路构成。15.根据权利要求5所述的半导体存储装置，其特征在于，所述第2字线选择电路是根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的选择电路。16.根据权利要求5所述的半导体存储装置，其特征在于，所述第2字线选择电路由根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。17.根据权利要求16所述的半导体存储装置，其特征在于，所述升压驱动器由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出高电压信号或低电压信号的开关电路构成。18.根据权利要求5所述的半导体存储装置，其特征在于，所述字驱动器是取得所述第1字线选择信号和所述第2字线选择信号的“与”逻辑的“与”电路。19.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，控制所述第2字线选择信号的导通和断开的开关电路。20.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，使所述第2字线选择信号升压并输出，或作为低电平信号输出的开关电路。21.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路，具有通过升压电压进行驱动的触发电路；通过所述第1字线选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和所述触发电路为使能状态时，根据所述第2字线选择信号驱动所述触发电路的第2开关电路。22.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路，具有第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号进行驱动的第2开关电路；和第2电路，根据所述负荷和所述第1开关电路的连接点的电压，输出升压信号或低电压信号。23.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路，具有晶体管，所述第1字线选择信号的输出被供给门极，所述第2字线选择信号被施加给源极，漏极通过负荷连接电源电压；和选择电路，根据所述晶体管的漏极电压，选择性地输出升压信号或低电压信号。24.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置在1个存储周期中进行读出/写入动作和更新动作。25.一种半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，具有响应外部地址信号输出内部地址信号的地址输入单元；设置在所述多个单元阵列的每一个上的多个第1选择电路；和第2选择电路，和所述地址输入单元进行电连接，根据来自所述输入单元的内部地址信号，向所述多个第1选择电路输出共用的选择信号，其特征在于，进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，所述第1选择电路一并选择多个字线。26.根据权利要求25所述的半导体存储装置，其特征在于，所述第2选择电路，选择所述多个单元阵列中的1个单元阵列。27.根据权利要求25所述的半导体存储装置，其特征在于，所述第1选择电路，具有输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，所述第1字线选择信号是输入到多个字驱动器的选择信号，所述第2字线选择信号是输入到多个所述字驱动器的选择信号，且是在多个所述第1字线选择信号之间共用的选择信号，该多个字驱动器分别被输入了所述第1字线选择信号。28.根据权利要求25所述的半导体存储装置，其特征在于，还具有升压电路，仅向所述多个第1选择电路中已被选择的单元阵列的第1选择电路，选择性地提供升压电位。29.根据权利要求27所述的半导体存储装置，其特征在于，对所述存储器单元进行数据读出动作及数据写入动作时，所述第1及第2字线选择电路分别输出1个信号。30.根据权利要求25所述的半导体存储装置，其特征在于，所述多个单元阵列分别被划分成多个块，各块具有连接所述单元的漏端子的数据读出单元。31.根据权利要求25所述的半导体存储装置...

【专利技术属性】
技术研发人员：高桥弘行，中川敦，加藤羲之，稻叶秀雄，小松宪明，广田卓哉，吉田昌弘，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]