【技术实现步骤摘要】
本专利技术涉及一种半导体存储器及其更新控制电路，特别是，本专利技术涉及这样一种半导体存储器以及控制其更新的更新控制电路，这种半导体存储器为存储单元阵列是由与DRAM(动态随机存取存储器)相同的存储单元构成，而且，从半导体存储器外部来看时，是与SRAM(静态随机存取存储器)同样的方法操作的半导体存储器，与SRAM具有互换性，在SRAM中，决定存储单元写入定时的写入启动信号相对于写入地址非同步地被提供。并且，因为SRAM不需要如DRAM那样，为了不断保持存入存储单元的数据，所以其操作很容易，同时不需要更新，因而还具有备用状态下的数据保持电流小的优点。这样当然，SRAM广泛使用于各种各样的用途。但是，SRAM一般来说每1个存储单元需要6个晶体管，因此，与DRAM比较无论如何也会使芯片尺寸增大，并存在价格上与DRAM相比，不能增加过高的缺点。另一方面，作为地址，DRAM分成二次分别给出行地址和列地址，需要RAS(行地址选通信号)/CAS(列地址选通信号)作为规定这些地址取入定时的信号，需要用于定期地对存储单元进行更新的控制电路等，与SRAM相比，定时控制将复杂化。并...
【技术保护点】
一种半导体存储器，其特征是，包括： 具有需要更新的多个存储单元的存储单元阵列； 对从外部供给的存取地址指定的存储单元进行存取的存取电路； 产生成为更新操作时间间隔基准的更新用时钟信号的更新用时钟信号发生电路； 检测所述存取地址的变化，产生存取地址变化检测信号的地址变化检测电路； 以所述更新用时钟信号为触发脉冲，根据所述存取地址变化检测信号的产生，使用于允许更新操作的更新允许信号活化，以所述存取地址变化检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，实行对所述存取地址指定的存储单元进行存取的控制电路。
【技术特征摘要】
JP 2000-12-11 375745/001.一种半导体存储器，其特征是，包括具有需要更新的多个存储单元的存储单元阵列；对从外部供给的存取地址指定的存储单元进行存取的存取电路；产生成为更新操作时间间隔基准的更新用时钟信号的更新用时钟信号发生电路；检测所述存取地址的变化，产生存取地址变化检测信号的地址变化检测电路；以所述更新用时钟信号为触发脉冲，根据所述存取地址变化检测信号的产生，使用于允许更新操作的更新允许信号活化，以所述存取地址变化检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，实行对所述存取地址指定的存储单元进行存取的控制电路。2.按照权利要求1所述的半导体存储器，其特征是，所述控制电路，在使所述更新允许信号活化的状态下进行所述更新操作后，根据所述更新用时钟信号，仅在一定期间使所述更新允许信号非活化，停止将所述存取地址变化检测信号的产生作为触发脉冲的更新操作。3.按照权利要求1所述的半导体存储器，其特征是，所述控制电路，在输入写入指示信号时，以该写入指示信号的输入为触发脉冲，进行不依赖于所述更新允许信号的更新后，对所述存取地址指定的存储单元进行写入。4.按照权利要求3所述的半导体存储器，其特征是，所述控制电路，从所述更新用时钟信号产生时直到对所述存储单元的存取地址变化时间间隔的最大值之前的规定期间内输入所述写入指示信号时，进行将所述写入指示信号作为触发脉冲的更新和与其连续的写入。5.按照权利要求3所述的半导体存储器，其特征是，所述控制电路，将所述写入指示信号作为触发脉冲进行更新和与其连续写入时，在不进行将接着产生的更新用时钟信号作为触发脉冲的所述更新允许信号的活化，输入所述存取地址变化检测信号时，省略更新操作，对所述存取地址指定的存储单元进行存取。6.按照权利要求1所述的半导体存储器，其特征是，将对所述存储单元的存取地址变化时间间隔控制为比所述更新用时钟信号的周期短。7.按照权利要求1所述的半导体存储器，其特征是，还具有从外部供给，输入用于选择该半导体存储器的片选择信号的输入电路，所述存取地址变化检测电路，检测对从外部供给的所述存储单元的存取地址变化或该片选择信号变化，并产生存取地址变化检测信号。8.按照权利要求1所述的半导体存储器...
【专利技术属性】
技术研发人员：高桥弘行，草刈隆，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]
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