包含能产生足够恒定延时信号的延时电路的半导体存储器制造技术

公开了一种具有位线感知使能信号生成电路的半导体存储器件。该半导体存储器件，包括：字线选择信号生成电路，用于为选择字线而生成字线选择信号；延时电路，用于通过将参考信号延时至字线选择信号生成电路所需的、相同时间程度来生成经延时的信号，以生成字线选择信号；和施密特触发器，用于通过接收来自延时电路的输出信号来生成字线使能检测信号，并且将该施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。相对于传统的半导体存储器件，根据本发明专利技术的位线感知使能信号生成电路占有较小的布局面积。此外，该生成电路生成位线感知使能信号，该信号具有恒定的延时而不受过程变化或者电压和温度波动的影响。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包括如位线感知使能信号生成电路(bit line sense enable signalgenerating circuit)一样的延时电路的半导体存储器件，具体地说，涉及一种能够产生具有恒定延时的位线感知使能信号的半导体存储器件。
技术介绍
在传统的半导体存储器件中，将位线感知使能信号生成电路(生成电路)设计为包括由电阻、电容和反相器构成的延时电路。过程变化或者电压和温度波动通常影响延时电路的工作。相应地，由传统生成电路生成的位线感知使能信号(信号)中的延时基于电压和温度波动或者过程变化而变化。例如，当半导体存储器件工作于相对较低的温度和/或较高的工作电压时，生成电路产生具有相对短的延时的信号。相反，当半导体存储器件工作于相对较高的温度和/或较低的工作电压时，生成电路产生具有相对长的延时的信号。相应地，为了响应生成电路所产生的最长的延时，配置传统的半导体存储器件的工作。尽管信号从期望的时间延迟，这种设计仍允许信号在没有差错工作的条件下准时地放大由一对位线传输的数据。因为半导体存储器件为了响应最长的延时而工作，所以上述传统的生成电路控制诸如半导体存储器件的输入/输出时间的工作速度变得较低。为了解决传统的半导体存储器件中的问题的研究在授权给Ong等人(Ong)的专利号为5,465,232的美国专利中公开。在Ong公开的半导体存储器件包括用于选择虚拟子字线(dummy sub-word line)的电路，其中该电路在外围电路区域形成并且具有与用于选择在存储单元阵列中子字线的电路同样的电路配置。相应地，当在存储单元阵列中的子字线被选择的同时，虚拟子字线被选择，然后在从使能被选子字线开始的预定延时之后自动地生成信号。因此，因为在用于生成该信号的电路中不包括电阻和电容，所以可不依赖过程变化或者电压和温度波动来生成该信号。然而，由Ong所说明的半导体存储器件仍然有缺陷用于自动地生成该信号的电路占有半导体衬底如此大的布局区域，以至半导体存储器件的芯片尺寸将增加。此外，不得不重复地对于用于自动地生成信号的电路进行测试，以确认该电路是否满足期望的特性。测试工作消耗半导体存储器件的生产时间，并降低半导体存储器件的产量。
技术实现思路
为了克服上述问题，本专利技术的优选实施例提供包括用于生成延时信号的延时电路的半导体存储器件，该延时信号具有恒定的延时而不依赖于过程变化或者电压和温度波动。与传统的延时电路比较，根据本专利技术的延时电路不需要额外的布局面积。根据本专利技术的一个方面，提供一种半导体存储器件，包括字线选择信号生成电路，用于选择字线；延时电路，用于通过将信号延时至恒定时间程度来生成经延时的信号；和施密特触发器，用于通过接收来自延时电路的输出信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。根据本专利技术的另一个方面，提供一种半导体存储器件，包括存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线对之间；解码装置，用于为了响应激活命令而解码行地址；字线选择装置，用于为了响应来自解码装置的输出信号而从多个字线中选择字线；虚拟字线选择装置，用于了响应来自解码装置的输出信号而选择与所选字线具有充分(substantially)相同的电容值的虚拟字线，其中虚拟字线选择装置具有与字线选择装置充分相同的电路配置；施密特触发器，用于通过接收来自所选择的虚拟字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该字线有效的电压电平相同。根据本专利技术的另一个方面，提供一种半导体存储器件，包括存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线对之间，其中该字线包括多个子字线；第一行解码器，用于为了响应激活命令而通过解码第一行地址来选择第一经解码的信号线；第二行解码器，用于为了响应激活命令而通过解码第二行地址来选择第二经解码的信号线；第一经解码信号驱动器，用于驱动来自第一经解码信号线的信号；子字线驱动器，用于通过将第二经解码的信号和来自第一经解码信号驱动器的输出信号进行组合来选择子字线；虚拟经解码信号线选择装置，用于为了响应通过组合来自第二行解码器的输出信号所生成的信号，选择与第一经解码信号线具有完全相同电容值的第一虚拟经解码信号线；虚拟经解码信号驱动器，用于驱动来自第一经解码信号线选择装置的输出信号；虚拟子字线驱动器，用于通过将来自第一虚拟经解码信号驱动器的输出信号和第二虚拟经解码信号线的信号组合，来选择虚拟子字线，该第二虚拟经解码信号线与第二经解码信号线具有充分相同的电容值；施密特触发器，用于通过接收来自虚拟子字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该子字线有效的电压电平相同。附图说明为了完整地理解本专利技术及其优点，结合下面的附图进行说明，其中相同的标号表示相同的元件，并且其中图1是在根据传统技术的半导体存储器件中的位线感知使能信号生成电路的示意电路图。图2是在根据本专利技术的半导体存储器件中的位线感知使能信号生成电路的示意电路图。图3是根据本专利技术的、在图2中所示的施密特触发器的示范电路图。具体实施例方式现将具体地参考本专利技术的优选实施例，其示例在附图中示出。在所有的附图中相同的标号表示相同的元件。图1是包括根据传统技术的位线感知使能信号生成电路的传统的半导体存储器件。如图1所示，传统的半导体存储器件包括多个存储单元阵列块10-1到10-n、相应于每个存储单元阵列块10-1到10-n的多个信号驱动器PX 12、多个存储单元MC、多个预充电电路PRE 16、多个位线隔离电路ISO 18、多个位线感知放大器BLSA 20、第一行解码器22、第二行解码器24、信号生成电路26、多个DPX信号驱动器DPX 28、多个虚拟子字线驱动器DSWD 30、多个虚拟存储单元DMC、具有相应于位线电容的容值的电容Cb、字线使能检测电路32和位线感知使能信号BLSEN生成电路34。如图1所示，将传统半导体存储器件配置为具有子字线结构。分别由PX、SWD、PRE、ISO、BLSA、DPX和DSWD表示PX信号驱动器PX 12、子字线驱动器14、预充电电路16、位线隔离电路18、位线感知放大器20、DPX信号驱动器28和虚拟子字线驱动器。在存储单元阵列块10-1，10-n每个中的存储单元MC连接到相应的子字线(例如SWL1)和位线BL11，...，BL1n，...，BLn1...，BLnn。虚拟存储单元DMC连接到虚拟子字线(DSWL)。预充电电路PRE 16、位线隔离电路ISO 18和位线感知放大器BLSA 20在两组位线对之间被连接。将在外围电路区域中形成的DPX信号驱动器28、虚拟子字线驱动器(DSWD)30、虚拟存储单元DMC、DPX信号线(DPXL)、虚拟字线DWL和虚拟子字线DSWL分别配置为与在存储单元阵列块10-1中的PX信号驱动器PX 12、子字线驱动器14、存储单元MC、PX信号线PXL1、字线WL1和子字线SWL1具有相同的结构。将电容Cb配置为具有相应于每条位线的电容值的电容值。虚拟存储单元DMC包括晶体管N1、电容Cs和其值为电源电压VINT一半的本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：字线选择信号生成电路，用于为选择字线而生成字线选择信号；延时电路，用于通过将参考信号延时至字线选择信号生成电路所需的、相同时间程度来生成经延时的信号，以生成字线选择信号；和施密特触发器，用于通过接收来自 延时电路的输出信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。

【技术特征摘要】
KR 2002-1-9 1262/021.一种半导体存储器件，包括字线选择信号生成电路，用于为选择字线而生成字线选择信号；延时电路，用于通过将参考信号延时至字线选择信号生成电路所需的、相同时间程度来生成经延时的信号，以生成字线选择信号；和施密特触发器，用于通过接收来自延时电路的输出信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。2.如权利要求1所述的半导体存储器件，其中施密特触发器包括第一PMOS晶体管，其具有连接到延时电路的输出端的门极、施加有电源电压的源极、和漏极；第二PMOS晶体管，其具有连接到延时电路的输出端的门极、连接第一PMOS晶体管的漏极的源极、和连接公共节点的漏极；第一NMOS晶体管，其具有连接到延时电路的输出端的门极、连接公共节点的漏极，和源极；第二NMOS晶体管，其具有连接到延时电路的输出端的门极、连接第一NMOS晶体管的源极的漏极、和连接大地电位的源极；第三PMOS晶体管，其具有连接第一PMOS晶体管的漏极的源极、施加有大地电位的漏极、和连接公共节点的门极；第三NMOS晶体管，其具有连接第一NMOS晶体管的源极的源极、施加有电源电位的漏极、和连接公共节点的门极；和反相器，用于当公共节点的电压电平比预定电压低时，生成字线使能检测信号。3.一种半导体存储器件，包括存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线；解码装置，用于为了响应激活命令而解码行地址；字线选择装置，用于为了响应来自解码装置的输出信号而从多个字线中选择字线；虚拟字线选择装置，用于响应来自解码装置的输出信号而选择与所选字线具有充分相同的电容值的虚拟字线，其中虚拟字线选择装置具有与字线选择装置充分相同的电路配置；施密特触发器，用于通过接收来自所选择的虚拟字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该字线有效的电压电平相同。4.如权利要求3所述的半导体存储器件，其中施密特触发器包括第一PMOS晶体管，其具有连接到虚拟字线的门极、施加有电源电压的源极、和漏极；第二PMOS晶体管，其具有连接到虚拟字线的门极、连接第一PMOS晶体管的漏极的源极、和连接公共节点的漏极；第一NMOS晶体管，其具有连接到虚拟字线的门极、连接公共节点的漏极、和源极；第二NMOS晶体管，其具有连接到虚拟字...

【专利技术属性】
技术研发人员：林奎南，柳济焕，姜荣九，李钟元，沈载润，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]