可转换为双存储单元结构的半导体存储器制造技术

通过半导体存储器的行地址解码器，产生分别对应于地址信号、／ＲＡ＜０：１１＞的最上级位和最、／ＲＡＤ＜０：１１＞。双、／ＲＡ＜１１对应的内部行地址信号的最下级位ＲＡＤ＜０＞、／ＲＡＤ＜０＞同时被行地址解码器选择，邻接的两条字线被同时激活。结果，在半导体存储器中可以用电方式将存储单元结构从通常的单存储单元型转换为双存储单元型。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉与一种半导体存储器，特别涉与能用两个存储单元存储由二进制表示的存储信息的一位存储数据的半导体存储器。
技术介绍
作为可代表半导体存储器的器件之一的DRAM(Dynamic RandomAccess Memory)，一般是由一个晶体管与一个电容器构成的存储一位数据的存储单元，由于存储单元本身的结构简单，适合于半导体装置的高集成化与大容量化，从而被用于各种各样的电子装置。图13为表示以一个晶体管与一个电容器构成存储一位数据的存储单元的DRAM(以下这样的DRAM称为单存储单元型)在存储单元阵列上行列状排列的存储单元结构的电路图。如图13所示，存储单元100中有N沟道MOS晶体管N101与电容器C101。N沟道MOS晶体管N101与位线BL与电容器C101相连接，栅极与字线WL相连接。电容器C101的与N沟道MOS晶体管N101相连接的连接端不同的另一端，连接在单元极板110上。N沟道MOS晶体管N101仅在数据写入与数据读出时由被激活的字线WL驱动，只在数据写入与数据读出时导通，除此之外的时间截止。电容器C101对应于是否存储电荷而存储二进制信息的“1”与“0”。当向电容器C101写入数据时，对应于该写入的数据，位线BL予先被电源电压Vcc或接地电压GND预充电。然后，通过字线WL的被激活，N沟道MOS晶体管N101导通，且从位线BL通过N沟道MOS晶体管N101对电容器C101施加对应于二进制信息“1”、“0”的电压。从而，进行电容器C101的充放电，即进行数据的写入。另一方面，进行数据的读出时，位线BL予先被电压Vcc/2预充电。然后，通过字线WL的激活，N沟道MOS晶体管N101导通，位线BL与电容器C101通电。从而，位线BL上出现与电容器C101蓄电状态相应的微小电压变化，读出放大器(未作图示)将该微小的电压变化放大至Vcc或接地电压GND。该位线BL的电压电平对应于被读出的数据状态。这里，在DRAM的存储单元中，与存储数据相当的电容器C101的电荷因种种原因泄漏，慢慢地丢失。也就是，存储数据随着时间被丢失。因此，在DRAM中，当数据读出时，在不能检测出对应于存储数据的位线BL的电压变化之前，进行把数据读出一次后再度写入的刷新动作。该刷新动作在DRAM中是不能缺少的，但在动作的高速化方面存在缺点。因此，现有技术中采用根据形成对一位的存储数据分配两个存储单元的双存储单元型存储器，可延长刷新动作的间隔，且可实现对应于存储数据的高速存取。图14为表示在双存储单元型DRAM中存储单元阵列上行列状排列的存储单元结构的电路图如图14所示，该DRAM中的存储单元是对一位的存储数据采用把该存储数据与该存储数据的反相数据分别分配给两个存储器100A、100B存储的双存储单元型结构。存储单元100A中有N沟道MOS晶体管N102和电容器C102，存储单元100B中有N沟道MOS晶体管N103和电容器C103。N沟道MOS晶体管N102连接于位线对BL、/BL中的一条位线BL与电容器C102上，其栅极连接于字线WLn(n为0以上的偶数)。N沟道MOS晶体管N102仅在数据写入与数据读出时，通过被激活的字线WLn驱动，且只在数据写入与数据读出时导通，其余时间截止。N沟道MOS晶体管N103连接于位线对BL、/BL的另一条位线/BL与电容器C103上，其栅极连接于字线WLn+1。小N沟道MOS晶体管N103与字线WLn同时被激活的字线WLn+1驱动，且只在数据写入与数据读出时导通，其余时间截止。电容器C102、C103对应于是否存储电荷来存储二进制信息“1”与“0”。电容器C103存储电容器C102所存储的数据的反相数据。电容器C102的一端连接于N沟道MOS晶体管N102，另一端连接于单元极板110。电容器C103的一端连接于N沟道MOS晶体管N103，另一端连接于单元极板110。电容器C102、C103上被写入一位的存储数据时，对应于写入数据位线BL被预充电至电源电压Vcc与接地电压GND中的任一电压，而位线/BL由与位线BL不同的另一电压预充电。然后，通过同时激活字线WLn、WLn+1，N沟道MOS晶体管N102、N103同时导通，从位线BL经由N沟道MOS晶体管N102将对应于存储数据的电压加到电容器C102上，且从位线/BL经由N沟道MOS晶体管N103将对应于存储数据的反相数据的电压加到电容器C103上。由此，电容器C102、C103上写入一个位的存储数据。另一方面，读出存储数据时，位线对BL、/BL均被电压Vcc/2予先预充电。而且，字线WLn、WLn+1同时被激活使N沟道MOS晶体管N102、N103同时导通，位线BL与电容器C102通电，位线/BL与电容器C103通电。从而，位线对BL、/BL上出现相反方向的微小电压变化，读出放大器(未作图示)检测出位线对BL、/BL的电位差，放大至电压Vcc或接地电压GND。该被放大的电压电平与读出的存储数据状态相对应。该双存储单元由于一位的数据要分配给两个存储单元，与现有的存储单元相比较，确实会使存储单元面积成为两倍，但由于两个存储单元中存储相互反相的信息，因此，具有可增大位线对BL、/BL之间电位差的振幅，使工作稳定，延长刷新动作的间隔等优点。而且，在现有的双存储单元型DRAM中，数据读出时，与上述单存储单元型DRAM相同，以Vcc/2电压预充电位线BL、/BL，但此时如果存储数据被位线对BL、/BL读出，该位线对BL、/BL的电压会相互反方向变化。因此，与上述单存储单元DRAM相比较，对应于存储数据的位线上电压变化的振幅成为两倍，且双存储单元型DRAM具有可以在数据读出时对数据进行高速存储的优点。如上所述，图13表示的单存储单元型DRAM与图14表示的双存储单元型DRAM，只存在对一位的存储数据是分配一个存储单元还是分配两个的差别，其存储单元的基本结构均相同。因此，在半导体存储器的制造过程中，并不是从一开始把单存储单元型与双存储单元型分开制作，只要在制造过程中能够把单存储单元型转换为双存储单元型，就会具有减少工序或灵活应对订货等可降低成本的优点。此处，把单存储单元型转换为双存储单元型的时候，在布线工程中能以铝布线的图案更替进行转换，但此方法由于需要区分掩模图案，且为此进行的掩模工序也不同，因此，不能充分降低制造成本。另一方面，如果不是半导体存储器结构上的转换，而能够在以电方式进行转换，则可统一单存储单元型与双存储单元型的掩模图案，而且可统一掩模工序，因此可大幅降低制造成本。本专利技术的半导体存储器中有包含以行列状排列的多个存储单元的存储单元阵列；在行方向排列的多条字线；在列方向排列的多个位线对；根据指定上述各个存储单元的地址信号，用以从上述多条字线与多个位线对中选择各自特定的字线与位线对的解码器；为用两个存储单元存储由二进制信息表示的存储信息的一位存储数据的双单元模式信号被激活时，解码器选择用以激活上述两个存储单元的字线与位线对，且上述两个存储单元分别存储上述存储数据和上述存储数据的反相数据。最好这样解码器基于地址信号生成用以选择上述特定字线的内部行地址信号，在上述双单元模式信号被激活时，同时选择内部行地址信号的所定位的逻辑电平与第一逻本文档来自技高网...

【技术保护点】
一种半导体存储器，其中设有：包含以行列状排列的多个存储单元的存储单元阵列，在行方向排列的多条字线，在列方向排列的多个位线对，以及基于指定各所述多个存储单元的地址信号，分别从所述多条字线与多个位线对中选择特定字线与特定位线对的 解码器；用两个存储单元存储以二进制信息表示的存储信息的一个位的存储数据的双单元方式信号被激活时，所述解码器选择用以激活所述两个存储单元的字线和位线对，且所述两个存储单元分别存储所述存储数据与所述存储数据的反相数据。

【技术特征摘要】
JP 2002-5-17 143451/021.一种半导体存储器，其中设有包含以行列状排列的多个存储单元的存储单元阵列，在行方向排列的多条字线，在列方向排列的多个位线对，以及基于指定各所述多个存储单元的地址信号，分别从所述多条字线与多个位线对中选择特定字线与特定位线对的解码器；用两个存储单元存储以二进制信息表示的存储信息的一个位的存储数据的双单元方式信号被激活时，所述解码器选择用以激活所述两个存储单元的字线和位线对，且所述两个存储单元分别存储所述存储数据与所述存储数据的反相数据。2.如权利要求1所述的半导体存储器，其特征在于所述解码器根据所述地址信号产生用以选择所述特定字线的内部行地址信号，在所述双单元方式信号被激活时，同时选择所述内部行地址信号的规定位的逻辑电平对应于第一逻辑电平时的第一字线，以及所述规定位的逻辑电平对应于第二逻辑电平时的第二字线。3.如权利要求2所述的半导体存储器，其特征在于所述规定位是所述内部行地址信号的最下级位，所述解码器将在所述双单元方式信号被激活时成为不使用的所述地址信号的最上级位分配给所述内部行地址信号的最下级位，而将所述地址信号的最下级位分配给所述内部行地址信号的最上级位。4.如权利要求3所述的半导体存储器，其特征在于在所述双单元方式信号被去激活的通常动作方式时，存储容量为2×n(n为自然数)位，且字结构为2×m(m为自然数)位；所述双单元方式信号被激活时，存储容量为n位，且字结构为2×m位。5.如权利要求2所述的半导体存储器，其特征在于还设有为保持所述存储信息定期进行刷新动作的刷新控制电路；所述刷新控制电路用如下两种方式中任一种方式进行所述刷新动作，即以k(k为自然数)次刷新动作完成对包含于所述存储单元阵列的所有存储单元的刷新的第一刷新方式和以2×k次刷新动作完成对包含于所...

【专利技术属性】
技术研发人员：冈本武郎，市口哲一郎，米谷英树，长泽勉，诹访真人，田增成，山内忠昭，松本淳子，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]