包括有源负载电路的集成电路存储器件及其相关方法技术

一种集成电路存储器件，包括： 存储单元阵列，包括多个存储单元； 位线读出放大器，被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据，并在数据线和互补数据线上提供被放大的数据；以及 有源负载电路，包括：第一负载器件，电连接在数据线与第一电压源之间，其中，第一负载器件的电阻响应数据线的电平而改变；以及第二负载器件，电连接在互补数据线与第一电压源之间，其中，第二负载器件的电阻响应互补数据线的电平而改变。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路，尤其涉及包括位线读出放大器的集成电路及其相关方法。
技术介绍
在动态随机存取存储器(DRAM)中，电流读出放大器通常被用来读出由位线读出放大器读出的信息。电流读出放大器能够比电压读出放大器读出快，因此电流读出放大器被广泛地使用。电流读出放大器通过传输线来读出电流信号输入，放大电流信号，并将该电流信号输出作为电压信号。电流读出放大器可被要求通过传输线有效地接收电流信号，从而能够正确地读出来自传输线的数据。通常，使用无源负载电路就能够确定电流读出电路的工作点。然而，由于无源负载电路可能具有相对低的输入电阻，所以可能发生电流信号的损失，并且不能正确地读出数据。为了减小电流信号的损失，可以增加无源负载电路的输入电阻。然而，如果无源负载电路的输入电阻增加，则可能更缓慢地传输数据。当传输线长度增加、以及电流读出电路和负载电阻之间的距离增加时，这个问题可能更严重。试图解决这个问题，建议使用一种理想的电流源来确定电流读出电路的工作点。然而，这个建议可能具有电路体积变得更大、并很难控制的弊端。图1示出了包括常规无源负载电路的半导体存储器件的电路图。无源负载电路130连接到一对数据线GIO和GIOB。由位线读出放大器110读出并放大的数据通过传输线，即一对数据线GIO和GIOB发送到电流读出放大器140。如果传输门120使用列选择线CSL导通，则由位线读出放大器110读出的数据被载入一对数据线GIO和GIOB，并且在该对数据线GIO和GIOB上发生电流信号的较小的变化。电流读出放大器140读出并放大电流信号I1和I2的变化，并产生响应电流信号I1和I2的输出电压DO和DOB。常规无源负载电路130包括第一PMOS晶体管P1和第二PMOS晶体管P2。第一PMOS晶体管P1连接在电源电压VCC与数据线GIO之间。第二PMOS晶体管P2连接在电源电压VCC与互补数据线GIOB之间。第一和第二PMOS晶体管P1和P2使用辅助使能信号ONB导通/截止。因此，当使能信号(即，辅助数据使能信号ONB)处于逻辑“低”电平时，第一和第二PMOS晶体管P1和P2导通。当辅助数据使能信号ONB的电平在逻辑低电平不变时，第一和第二PMOS晶体管P1和P2的导通电阻也不变。因此，第一和第二PMOS晶体管P1和P2可作为具有相对不变的电阻的无源元件。如果由位线读出放大器110读出的数据等于0，并且传输门120导通，则数据线GIO的电平将降低。而且，在数据线GIO的电流信号上发生较小的变化。当数据线GIO的电平降低时，穿过第一PMOS晶体管P1的负载电压增加，并因此，从电源电压VCC通过第一PMOS晶体管P1流到数据线GIO的电流量可能增加。因此，流入电流读出放大器140的电流信号I1中的变化减小。即，可能发生流入电流读出放大器140的电流信号I1和I2的损耗。因此电流读出放大器140可能不能正确地读出数据。
技术实现思路
根据本专利技术的实施例，一种集成电路存储器件可以包括具有多个存储单元的存储单元阵列，以及被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据、并在数据线和互补数据线上提供放大的数据的位线读出放大器。一种有源负载电路包括电连接在数据线与第一电压源之间的第一负载器件，其中，第一负载器件的电阻响应数据线的电平而改变。该有源负载电路也包括电连接在互补数据线与第一电压源之间的第二负载器件，其中，第二负载器件的电阻响应互补数据线的电平而改变。更具体地，第一负载器件的电阻随数据线的电平的降低而增加，并且第二负载器件的电阻随互补数据线的电平的降低而增加。类似地，第一负载器件的电阻能够随数据线的电平的增加而降低，并且第二负载器件的电阻随互补数据线的电平的增加而降低。第一负载器件可以包括连接在数据线与第一电压源之间的第一负载晶体管，并且第二负载器件可以包括连接在互补数据线与第一电压源之间的第二负载晶体管。有源负载电路还可以包括被配置用来响应数据线的电平而产生第一控制信号的第一控制晶体管，以及被配置用来响应互补数据线的电平而产生第二控制信号的第二控制晶体管。第一控制信号能够被施加到第一负载晶体管的栅极，以及第二控制信号能够被施加到第二负载晶体管的栅极。有源负载电路也可以包括连接在互补数据线与第一控制晶体管之间的第一二极管、以及连接在数据线与第二控制晶体管之间的第二二极管。具体地，第一和第二二极管可以是连接到MOS晶体管的各自的第一和第二二极管。此外，第一和第二负载器件可以是各自的PMOS晶体管。第一控制晶体管可以连接在第一负载晶体管的栅极与公共节点之间，并且其栅极连接到数据线；以及其中，第二控制晶体管连接在第二负载晶体管的栅极与公共节点之间，并且其栅极连接到互补数据线。第一和第二控制晶体管可以是各自的第一和第二NMOS晶体管。有源负载电路也可以包括连接在公共节点与第二电压源之间的操作控制晶体管，其中，操作控制晶体管被配置成响应激励的使能信号而导通、以及响应去激励使能信号而截止。另外，预充电器件可被配置用来响应去激励的使能信号而将第一和第二控制信号预充电到第一电压源。该预充电器件可以包括连接在第一电压源与第一负载晶体管的栅栏之间的第一预充电晶体管，其栅极接收使能信号；以及连接在第一电压源与第二负载晶体管的栅栏之间的第二预充电晶体管，其栅极接收使能信号。具体地，第一电压源可以包括电源电压，并且第二电压源包括地电压。该存储器件也可以包括被配置用来放大来自数据线和互补数据线的数据的电流读出放大器。此外，该存储器件可以包括传输门，在一对互补数据线上，被配置用来响应使能的选择信号，将位线读出放大器耦合到有源负载电路，以及响应不使能的选择信号，将位线读出放大器从有源负载电路中断开。根据本专利技术的附加实施例，提供一种用来操作包括存储单元阵列和位线读出放大器的集成电路的方法，该位线读出放大器被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据，并在数据线和互补数据线上提供放大的数据。具体地，数据线与电压源之间的电阻可以响应数据线的电平而改变，以及互补数据线与电压源之间的电阻可以响应互补数据线的电平而改变。更具体地说，改变数据线与电压源之间的电阻的步骤包括随数据线的电平的减小而增加数据线与电压源之间的电阻。类似地，改变互补数据线与电压源之间的电阻的步骤包括随互补数据线的电平的减小而增加互补数据线与电压源之间的电阻。另外，改变数据线与电压源之间的电阻的步骤包括随数据线的电平的增加而减小数据线与电压源之间的电阻，以及改变互补数据线与电压源之间的电阻的步骤包括随互补数据线的电平的增加而减小互补数据线与电压源之间的电阻。改变数据线与电压源之间的电阻的步骤也可以包括响应数据线的电平，来产生第一控制信号；响应第一控制信号而改变数据线与电压源之间的电阻。类似地，改变互补数据线与电压源之间的电阻的步骤包括响应互补数据线的电平，来产生第二控制信号；响应第二控制信号而改变互补数据线与电压源之间的电阻。此外，响应去激励的使能信号，能够将第一和第二控制信号预充电到电压源的电平。来自数据线和互补数据线的数据也能够被放大。此外，响应使能的选择信号，位线读出放大器能够耦合到数据线和互补数据线；以及响应不使能的选择信号，位线读出放大器能够从数据线和互补数据线中断开本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路存储器件，包括存储单元阵列，包括多个存储单元；位线读出放大器，被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据，并在数据线和互补数据线上提供被放大的数据；以及有源负载电路，包括第一负载器件，电连接在数据线与第一电压源之间，其中，第一负载器件的电阻响应数据线的电平而改变；以及第二负载器件，电连接在互补数据线与第一电压源之间，其中，第二负载器件的电阻响应互补数据线的电平而改变。2.如权利要求1所述的集成电路存储器件，其中，第一负载器件的电阻随数据线的电平的降低而增加，并且其中，第二负载器件的电阻随互补数据线的电平的降低而增加。3.如权利要求1所述的集成电路存储器件，其中，第一负载器件的电阻随数据线的电平的增加而降低，并且其中，第二负载器件的电阻随互补数据线的电平的增加而降低。4.如权利要求1所述的集成电路存储器件，其中，第一负载器件包括连接在数据线与第一电压源之间的第一负载晶体管，并且其中，第二负载器件包括连接在互补数据线与第一电压源之间的第二负载晶体管。5.如权利要求4所述的集成电路存储器件，其中，有源负载电路还包括被配置用来响应数据线的电平来产生第一控制信号的第一控制晶体管，以及被配置用来响应互补数据线的电平来产生第二控制信号的第二控制晶体管，所述第一控制信号被提供到第一负载晶体管的栅极，所述第二控制信号被提供到第二负载晶体管的栅极。6.如权利要求5所述的集成电路存储器件，其中，有源负载电路还包括连接在互补数据线与第一控制晶体管之间的第一二极管，以及连接在数据线与第二控制晶体管之间的第二二极管。7.如权利要求6所述的集成电路存储器件，其中，第一和第二二极管包括各自的MOS晶体管。8.如权利要求4所述的集成电路存储器件，其中，第一和第二负载器件包括各自的PMOS晶体管。9.如权利要求5所述的集成电路存储器件，其中，第一控制晶体管连接在第一负载晶体管的栅极与公共节点之间，并且其栅极连接到数据线，以及其中，第二控制晶体管连接在第二负载晶体管的栅极与公共节点之间，并且其栅极连接到互补数据线。10.如权利要求9所述的集成电路存储器件，其中，第一和第二控制晶体管包括各自的第一和第二NMOS晶体管。11.如权利要求9所述的集成电路存储器件，其中，有源负载电路还包括连接在公共节点与第二电压源之间的操作控制晶体管，其中，操作控制晶体管被配置成响应激励的使能信号而导通，以及响应去激励的使能信号而截止。12.如权利要求11所述的集成电路存储器件，还包括预充电器件，被配置用来响应去激励的使能信号而将第一和第二控制信号预充电到第一电压源。13...

【专利技术属性】
技术研发人员：蔡武成，金明五，徐成旻，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：