同步型半导体存储器设备模块及其控制方法与信息设备技术

由输入地址信号和数据信号指定存取开始地址和突发长度。从存取开始地址和突发长度计算存取结束地址。根据来自内部控制电路（１３１Ａ）的指令，突发地址计算电路（１１３）顺序更新地址，计数更新的数目，向地址锁存电路（１０３）输出更新的地址。当更新的地址匹配存取结束地址并且更新的数目匹配突发长度时，突发地址计算电路终止它的操作，而当更新的地址匹配一个行地址的最后列地址时，突发地址计算电路改变芯片选择状态。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及同步型半导体存储器设备模块，它包括多个能够与时钟信号同步执行突发输出的内置同步型半导体存储器设备，以及控制它的方法，和包括该种设备模块的信息设备。
技术介绍
近来的电子设备大多包括内置的半导体存储器设备(以下称为“存储器”)。电子设备根据存储在存储器中的数据执行各种类型的数据处理。特别是，用于执行数据处理的中央处理单元(以下称为“CPU”)对于其处理速度已经有显著的改善。CPU的处理能力现在超过1GHz的时钟频率。在存储器和CPU之间的数据传输速度对于整个系统的处理来说至为关键。为应对这种情况，使用高速存取方法来在各种特殊条件下存取存储器，以便使存取时间尽可能与CPU处理速度接近。一种这样的方法就是从用作同步型半导体存储设备的同步闪速存储器中的突发读取，其与时钟同步操作(以下称“同步突发读取”)。根据同步突发读取，只指定要被读取的一系列数据的第一个地址，而后继的地址仅通过外部输入时钟在存储器中以增量方式处理。使用这种方法，要被读取的该系列数据被限制为从第一地址连续，但是其优点是在后继地址存储的数据的读取速度可以比存储在第一地址的数据的读取速度显著快。这一方法从技术上来说适合于高速操作，也适合于为例如数字照相机和硅音频的应用共同传输大量的数据。这两种应用近来已经越来越多地被广泛使用。正如对于存储器的存取速度一样，电子设备诸如，例如蜂窝电话的尺寸减小也有显著发展。对于高密度平面安装，多个半导体芯片被包括在一个组件中。组件的外部尺寸也已减小到基本等于芯片的尺寸。图8是说明常规同步闪速存储器的内部结构的框图。在本例中的同步闪速存储器是32M位存储器，包括2M字×16位的结构。首先说明图8所示的外部信号和控制模式，然后详细说明该存储器的每个块的结构。参照图8，A0到A20中的每一个表示一个地址信号，而D0到D15中的每一个表示一个输入/输出信号。时钟信号CLK是用于同步闪速存储器的主时钟信号。与时钟信号CLK的上升同步，其它外部信号变得有效。地址有效信号ADV#在当为低(LOW)电平时使地址信号A0到A20有效。芯片使能信号CE#处于低电平时表示该芯片已被置于操作状态。通过将芯片置于操作状态，其它外部信号变成有效。当芯片使能信号CE#处于高(HIGH)电平时，其它输入信号是无效的。输出使能信号OE#和写使能信号WE#用于数据的输入/输出控制。在本例中，即使当芯片使能信号CE#从低电平改变为高电平，关于该芯片的突发操作等等的设定仍被保持。即使当芯片使能信号CE#从低电平改变为高电平，由内部算法执行的操作诸如，例如擦除操作和突发读取操作，仍然继续进行直到完成。同步闪速存储器通过使用外部信号来输入命令，可以执行存储器操作，包括数据读、写和擦除，以及各种其它设定操作。每一控制命令由地址信号A0到A20和数据输入/输出信号D0到D15的组合定义。一个控制命令的输入被与时钟信号的上升相同步地接收，并译码，然后进行分析。相应于该分析结果的操作被执行。控制命令粗略分为几类，包括读命令和写命令。每一类型的命令可以进一步分类。例如，读命令可以进一步分为，例如对ID代码，诸如制造商代码或设备代码，其为标识闪速存储器的信息，的读取，对用于存储各种操作的设定状态和执行结果的状态寄存器的读取，和对存储器阵列中所存储的信息的读取。设定命令可以进一步分类为例如设定突发长度，其表示以高速要连续读取的数据的量的设定，表示从读命令发出直到输出数据的时限(时钟数)的等待时间的设定，突发/页面模式切换的设定，突发模式，诸如交织模式或者顺序模式的设定。术语“交织”和“顺序”中的每一个都是指在闪速存储器中的地址生成方法。突发长度通常设定为例如“4”、“8”、“16”或“32”。为高速读取提供类似突发模式，但是又不同于突发模式的页面模式，该模式不要求所要读取的数据是连续的。提供突发模式以用于获取最大可能的高速存取效果，而不依赖于外部使用的CPU的结构。交织模式是在突发模式读取中使用的一种与内部地址相一致的数据输出系统，该内部地址遵照一定的规则是不连续的。顺序模式是在突发模式读取中使用的一种与连续的内部地址相一致的数据输出系统。这里，在各种类型的突发模式中，将主要说明与时钟同步的同步突发读取和顺序突发模式。下面详细说明图8中的每个块的结构。参照图8，半导体存储器设备10包括存储器单元阵列100、行译码器101、列译码器102、地址锁存电路103(地址锁存器)、列选择电路/读出放大器104(列选通/读出)、数据寄存器105、地址输入缓冲器111、地址寄存器112、地址计数器114、输入缓冲器121、输出缓冲器122、输出多路选择器电路123(输出多路选择器)、内部控制电路131(控制器)、控制逻辑电路132(控制逻辑)、I/O逻辑电路133(I/O逻辑)、ID寄存器134、和状态寄存器135。存储器单元阵列100包括多个被安排在行方向和列方向上所构成的矩阵内的存储器单元。行译码器101根据行地址信号的译码结果顺序和选择性地驱动存储器阵列100中的多个字线(未示出)中的一个。列译码器102向列选择电路/读出放大器104输出列地址信号的译码结果。地址锁存电路103临时锁存从下面要说明的地址输入缓冲器111中取出的一个输入地址信号，在行方向和列方向译码该锁存的地址信号，向行译码器101输出在行方向上的地址，向列译码器102输出在列方向上的地址。列选择电路/读出放大器104包括列选择电路和读出放大器。列选择电路(开关电路)连接到存储器阵列100的多个数据线(未示出)上，根据来自列译码器102的译码结果顺序选择数据线，控制与数据寄存器105的连接。该列选择电路还根据来自列译码器102的译码结果顺序选择数据线和控制与读出放大器(放大电路)的连接。读出放大器(放大电路)通过放大非常细微的电位差来执行读出，所述电位差是经由选定的数据线从存储器单元读取，作为存储器单元中的信息。数据寄存器105根据来自内部控制电路131的控制信号从输入缓冲器121取数据D0到D15，并向列选择电路/读出放大器104输出数据D0到D15。数据寄存器105从列选择电路/读出放大器104取数据，并向输出多路选择器电路123输出该数据。地址输入缓冲器111临时保持从地址输入端供给的地址信号A0到A20。地址寄存器112取保持在地址输入缓冲器111中的地址信号A0到A20。当同步闪速存储器执行同步突发读取操作时，地址计数器114将地址寄存器112的输出预置为初始值。地址计数器114根据由命令指定的操作模式，亦即所述读是通常的逐字读取还是同步突发读取，可以向地址锁存电路103输出从该预置数据顺序递增的地址信号的值。地址计数器114包括一个比较器(未示出)。该比较器将每一个顺序递增的地址与最后的地址进行比较，并输出每一个递增的地址信号，直到这两个地址彼此匹配。当递增的地址与最后的地址匹配时，比较器经由控制逻辑电路132向内部控制电路131输出表示该匹配的信息。在此情形下，简单地从在地址寄存器112(为同步突发读取的第一地址)中所保持的地址与突发长度的总和中得到最后的地址。输入缓冲器121临时保持通过数据输入/输出端输入的输入数据信号D0到D15。输出缓冲器122临时保持输出数据信本文档来自技高网...

【技术保护点】
一种同步型半导体存储器设备模块，该模块包括多个能够与时钟相同步地执行连续数据读取的同步型半导体存储器设备的芯片，其中，多个同步型半导体存储器设备中的每一个都包括：信息保持装置，用于至少保持芯片标识信息、芯片选择状态设定命令和存取开始地址；地址运算装置，用于执行一运算操作以获得存取结束地址和用于执行一运算操作以顺序地获得从存取开始地址到存取结束地址的更新的地址；和数据连续读取控制装置，用于使用芯片标识信息和芯片选择状态设定命令执行对多个同步型半导体存储器设备的选择状态／非选择状态的切换，和用于当一个同步型半导体存储器设备从选择状态改变为非选择状态而另一个同步型半导体存储器设备从非选择状态改变为选择状态时，根据更新的地址允许数据被从该同步型半导体存储器设备中不中断地读取。

【技术特征摘要】
【国外来华专利技术】JP 2001-8-7 239377/20011.一种同步型半导体存储器设备模块，该模块包括多个能够与时钟相同步地执行连续数据读取的同步型半导体存储器设备的芯片，其中，多个同步型半导体存储器设备中的每一个都包括信息保持装置，用于至少保持芯片标识信息、芯片选择状态设定命令和存取开始地址；地址运算装置，用于执行一运算操作以获得存取结束地址和用于执行一运算操作以顺序地获得从存取开始地址到存取结束地址的更新的地址；和数据连续读取控制装置，用于使用芯片标识信息和芯片选择状态设定命令执行对多个同步型半导体存储器设备的选择状态/非选择状态的切换，和用于当一个同步型半导体存储器设备从选择状态改变为非选择状态而另一个同步型半导体存储器设备从非选择状态改变为选择状态时，根据更新的地址允许数据被从该同步型半导体存储器设备中不中断地读取。2.根据权利要求1所述的同步型半导体存储器设备模块，其中，所述地址运算装置包括地址初始化装置，用于与外部时钟信号相同步地接收作为输入的外部控制信号、地址信号和数据信号，和用于根据输入的地址信号和输入的数据信号设定存取开始地址和突发长度，和初始化地址更新的数目；地址更新装置，用于顺序地从存取开始地址起更新地址和计数地址更新的数目；和最后地址计算装置，用于根据突发长度和存取开始地址计算存取结束地址。3.根据权利要求1或2所述的同步型半导体存储器设备模块，其中所述地址运算装置包括第一确定装置，用于在更新的地址匹配相应于一个行地址的列地址中间的一个最后列地址时，向数据连续读取控制装置输出第一确定信号；和第二确定装置，用于在更新的地址匹配存取结束地址而且地址更新的数目匹配突发长度时，向数据连续读取控制装置输出第二确定信号；和数据连续读取控制装置包括芯片选择状态切换装置，用于根据第一确定信号只将具有与由芯片选择设定命令所指定的信息相匹配的芯片标识信息的芯片切换到芯片选择状态；操作终止控制装置，用于根据第二确定信号执行操作终止处理；和数据输出控制装置，用于从处于选择状态的芯片顺序地读取相应于从存取开始地址起被顺序更新的地址中的每一个更新地址的数据，而不从未处于选择状态的芯片中执行数据读取。4.根据权利要求1所述的同步型半导体存储器设备模块，其中，数据连续读取控制装置控制内部地址，使得与内置于第一同步型半导体存储器设备中的存储器单元阵列的一个行地址相对应的列地址中间的最后列地址相邻的下一个地址成为内置于第二同步型半导体存储器设备中的存储器单元阵列的一个行地址的第一列地址，该行地址相应于第一同步型半导体存储器设备的所述的一个行地址；和与内置于第二同步型半导体存储器设备中的存储器单元阵列的一个行地址相对应的列地址中间的最后列地址相邻的下一个地址成为与内置于第一同步型半导体存储器设备中的存储器单元阵列的一个行地址相邻的下一个行地址的第一列地址，该行地址相应于第二同步型半导体存储器设备的所述的一个行地址。5.根据权利要求1所述的同步型半导体存储器设备模块，其中包括能够与时钟相同...

【专利技术属性】
技术研发人员：奥村宽，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]