非易失性存储电路的驱动方法技术

本发明专利技术涉及一种非易失性存储电路，其特征在于，具有：各自的栅极和漏极连接而构成第一逆变器的第一和第二晶体管（１０１、１０２）；各自的栅极和漏极相互连接而构成第二逆变器的第三和第四晶体管（１０３、１０４）；字码线（１０７）连接栅极、且连接在第一比特线（１０８）和第二逆变器的输入端子之间的第五晶体管（１０５）；字码线（１０７）连接栅极、且连接在第二比特线（１０９）和第一逆变器的输入端子之间的第六晶体管（１０６）；和分别和第一及第二逆变器串联连接的第一及第二电阻元件（１１４、１１５），第一逆变器的输入和输出端子分别和第二逆变器的输入和输出端子连接，与接地线（１１１）连接的第一及第二电阻元件（１１４、１１５）的电阻值可电气变化。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是涉及非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置，特别是涉及作为制造后可重写电路连接信息，且切断电源后仍能够保持电路连接信息的作为可重构(Reconfigurable)LSI的重要元件的非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置。
技术介绍
近几年随着电子领域新产品开发的加速，占领电子产品中心位置的LSI的开发周期也缩短了。此外，在所开发的新产品中，因为要求LSI功能扩大以及性能改善，各种LSI的寿命也变短了。提高了对适用于产品的新功能的要求，LSI的设计完成后，即使是在已进入生产步骤也会有变更规格的要求。另一方面，由于在这样的环境下，LSI设计后没有充分的时间验证，所以也存在有带有缺陷(不适当)的硬件或软件直接进入生产步骤的可能性，这种情况下也需要变更。鉴于这些要求，制作后可变更电路连接信息的现场可编程门阵列FPGA(Field Programmable Gate Array现场可编程门阵列)等的可重构LSI受到关注。在可编程门阵列FPGA中，电路连接信息或LUT(查找表look-up-table)内的设定信息、即参数等收纳在SRAM内。SRAM若切断电源停止供电后，存储内容会消失。因此，使用可编程门阵列FPGA构成系统时，要具备与可编程门阵列FPGA不同的EEPROM等非易失性存储器，每当接通电源开始供电时，都要从非易失性存储器中下载电路连接信息或LUT参数。类似这样的构成，由于系统在接通电源后从非易失性存储器中下载完电路连接信息或LUT参数之前不会运作，因此不适用于接通电源后要求马上运作的系统。此外为了降低消耗的电力，希望对LSI内的各区域进行供电管理，但如上述若在断开电源后再次开始供电每次都需要下载电路连接信息或LUT参数，则不能进行各区域的断电，很难实现降低消耗的电力。因此，作为电路连接信息或LUT参数在断电后仍能保持的可编程门阵列FPGA，开发了EEPROM内藏型的装置。但是，要使EEPROM内藏在可编程门阵列FPGA芯片内，存在有制造过程复杂，成本高的问题。此外，EEPROM的重写动作慢，即还有重写数据需要很长时间的问题。近几年为了克服这些问题，如图19所示，在由6晶体管构成的现有的SRAM上附加两个铁电体电容器实现非易失性。提出了如图20所示的电路(T.Miwa et al.Proceedings of Symposium on VLSICircuits(2001))。如图20所示的电路，具有作为构成现有SRAM的N型晶体管的第一、第三、第五、第六晶体管951、953、955、956，作为P型晶体管的第二及第四晶体管952、954的6个晶体管，以及第一及第二铁电体电容器964、965。这些电容器分别插入作为SRAM的存储节点的第一节点962以及第二节点963和铁电体极化控制线966之间。在切断如图20所示的电源之前，向铁电体极化控制线966施加规定的脉冲电压，两个铁电体电容器964、965的极化方向相反。接通电源时，以μs级或亚μs级使电源线960的电压缓慢地上升。此时随着电源线960的电压上升，第一节点962以及第二节点963的电压慢慢上升。铁电体电容器964、965的任意一方，因为铁电体电容器的反向比另一方需要更多的电荷，因此第一节点962和第二节点963的电压上升速度不同。一旦第一节点962和第二节点963的电压不相同，电压快速上升一方的节点上升到与电源线960的电源电压相同的电压，其他节点下降到接地线961的接地电压，保持稳定。即在电源断开前，通过向铁电体极化控制线966施加规定的脉冲电压，在该时刻存储在SRAM的内容作为第一及第二的铁电体电容器964、965的极化状态保存。由此接通电源后可将电源断开前的存储内容再现到SRAM中。之后如图20所示的电路，进行与通常的SRAM同样的运作，第一及第二铁电体电容器964、965与存储器的读取、写入控制无直接关系。但是所述的现有技术存在有如下问题。第一是存储单元待机时的泄漏电流增大的问题。一般铁电体易流过泄漏电流。电源接通时，由于SRAM的特征，第一及第二节点962、963有一方成为电源电压，另一方成为接地电压。因此通过铁电体极化控制线966串联连接的两个铁电体电容器964、965的两端，即第一及第二节点962、963之间一直施加电源电压。这成为存储单元在待机时泄漏电流增大的原因。SRAM的特征是待机时泄漏电流少，但在图20的电路中，该特征有可能受到损害。第二是存储单元的写入·读取时消耗电力增大的问题。如上所述，两个铁电体电容器964、965通过铁电体极化控制线966连接于第二及第二节点962、963之间。所以，这些铁电体电容器964、965，在通过第一比特线955、以及是第一比特线955的相反的电压水平的第二比特线956向存储单元进行数据的存储·读取时，会作为寄生电容器而作用，必需多余的电荷，因而存储单元的存储·读取时消耗的电量增大。
技术实现思路
本专利技术是为了解决上述问题而提出，其目的在于，提供一种在待机时漏泄电流或写入·读取时消耗的电量不会增大，电路连接信息或LUT参数等的设定状态在切断电源后仍能保存的非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置。为了达到上述目的，本专利技术的非易失性存储电路，具有由各栅极相互连接、且各漏极将第一节点夹于其间而连接的第一晶体管与第二晶体管构成的第一逆变器；由各栅极相互连接、且各漏极将第二节点夹于其间而连接的第三晶体管与第四晶体管构成的第二逆变器；字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；以及所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，所述第一节点连接于所述第三晶体管的栅极及第四晶体管的栅极，所述第二节点连接于所述第一晶体管的栅极和第二晶体管的栅极，所述第一晶体管的源极及所述第三晶体管的源极连接于接地线上，所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，还具有电阻值可电变换的第一电阻元件和第二电阻元件，所述第一电阻元件以及所述第二电阻元件是指满足由以下位置关系中选出的从第一至第四的任一位置关系所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体管的源极和所述接地线之间的第一位置关系；所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间的第二位置关系；所述第一电阻元件连接于所述第一节点和所述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间的第三位置关系；以及所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间的第四位置关系。这里的连接不是仅限于直接连接，还包括中间有间接物的间接连接。为了达到所述目的，本专利技术的非易失性存储电路的驱动方法，是关于所述本专利技术的非易失性电路的驱动方法，包括存储步骤，该存储步骤具有在停止向所述非易失性存储电路供电前使所述第一及第二电阻元件为低电阻状态的第一步骤，及在所述第一步骤之后将所述第一以及第二电阻元件的任一方为高电阻状态的第二步骤；和调用步骤，其中，本文档来自技高网...

【技术保护点】
一种非易失性存储电路，其特征在于，包括：由相互连接各自的栅极、且将第一节点夹在其间而连接各自的漏极的第一晶体管与第二晶体管构成的第一逆变器；由相互连接各自的栅极、且将第二节点夹于其间而连接各自的漏极的第三晶体管与第四晶体管构 成的第二逆变器；字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；和所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，所述第一节点与所述第三晶体管的栅极及第四晶体管的栅极连接， 所述第二节点与所述第一晶体管的栅极和第二晶体管的栅极连接，所述第一晶体管的源极及所述第三晶体管的源极连接于接地线，所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，还具有电阻值可电气变更的第一电阻元件和第二 电阻元件，所谓所述第一电阻元件以及所述第二电阻元件是指满足从以下位置关系中选出的第一至第四位置关系中任意一个；第一位置关系，其中，所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体 管的源极和所述接地线之间；第二位置关系，其中，所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间；第三位置关系，其中，所述第一电阻元件连接于所述第一节点和所 述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间；和第四位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间。...

【技术特征摘要】
JP 2002-6-5 163927/2002;JP 2002-9-2 256515/20021.一种非易失性存储电路，其特征在于，包括由相互连接各自的栅极、且将第一节点夹在其间而连接各自的漏极的第一晶体管与第二晶体管构成的第一逆变器；由相互连接各自的栅极、且将第二节点夹于其间而连接各自的漏极的第三晶体管与第四晶体管构成的第二逆变器；字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；和所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，所述第一节点与所述第三晶体管的栅极及第四晶体管的栅极连接，所述第二节点与所述第一晶体管的栅极和第二晶体管的栅极连接，所述第一晶体管的源极及所述第三晶体管的源极连接于接地线，所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，还具有电阻值可电气变更的第一电阻元件和第二电阻元件，所谓所述第一电阻元件以及所述第二电阻元件是指满足从以下位置关系中选出的第一至第四位置关系中任意一个第一位置关系，其中，所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体管的源极和所述接地线之间；第二位置关系，其中，所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间；第三位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间；和第四位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间。2.根据权利要求1所述的非易失性存储电路，其特征在于所述位置关系满足所述第一位置关系。3.根据权利要求1所述的非易失性存储电路，其特征在于所述位置关系满足所述第二位置关系。4.根据权利要求1所述的非易失性存储电路，其特征在于所述位置关系满足所述第三位置关系。5.根据权利要求1所述的非易失性存储电路，其特征在于所述位置关系满足所述第四位置关系。6.根据权利要求1所述的非易失性存储电路，其特征在于所述位置关系满足所述第一位置关系，还具有第三电阻元件以及第四电阻元件，所述第三电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第四电阻元件连接于所述第四晶体管的源极和所述电源线之间。7.根据权利要求1所述的非易失性存储电路，其特征在于所述第一及第三晶体管为N型晶体管，所述第二及第四晶体管为P型晶体管。8.根据权利要求1所述的非易失性存储电路，其特征在于所述第一及第二晶体管为阈值相互不同的N型晶体管或阈值相互不同的P型晶体管，所述第三及第四晶体管为阈值相互不同的N型晶体管或阈值相互不同的P型晶体管。9.根据权利要求1所述的非易失性存储电路，其特征在于所述第一及第二电阻元件是由因基于电流的发热而改变电阻值的材料所构成。10.根据权利要求9所述的非易失性存储电路，其特征在于所述第一及第二电阻元件是由硫族化合物的相变材料或钙钛矿系的强关联电子材料所形成。11.根据权利要求1所述的非易失性存储电路，其特征在于所述第一及第二电阻元件，是由通过施加磁场而改变电阻值的磁性材料所形成，具有通过电流的流入而使所述第一电阻元件的磁性材料的磁化方向变化的第一磁场控制线、和使所述第二电阻元件的磁性材料的磁化方向变化的第二磁场控制线。12.根据权利要求11所述的非易失性存储电路，其特征在于所述第一及第二电阻元件，是由根据TMR效应或GMR效应而变化电阻值的材料所形成。13.一种非易失性存储电路的驱动电路的驱动方法，其特征为，具有由相互连接各自的栅极、且将第一节点夹在其间而连接各自的漏极的第一晶体管与第二晶体管构成的第一逆变器；由相互连接各自的栅极、且将第二节点夹于其间而连接各自的漏极的第三晶体管与第四晶体管构成的第二逆变器；字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；和所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，所述第一节点与所述第三晶体管的栅极及第四晶体管的栅极连接，所述第二节点与所述第一晶体管的栅极和第二晶体管的栅极连接，所述第一晶体管的源极及所述第三晶体管的源极连接于接地线，所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，还具有电阻值可电气变更的第一电阻元件和第二电阻元件，所谓所述第一电阻元件以及所述第二电阻元件是指满足从以下位置关系中选出的第一至第四位...

【专利技术属性】
技术研发人员：丰田健治，森田清之，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]