带有存储器的半导体器件和存储器测试的方法技术

公开了一种半导体器件，该半导体器件具有：存储数据的数据存储器和存储与所述数据对应的ＥＣＣ码的码存储器。该半导体器件包括ＥＣＣ电路，该电路将用于执行所述数据存储器的测试的测试码模式作为所述数据输出到所述数据存储器，并且由该测试码模式生成具有差错检测功能的码信息，作为所述ＥＣＣ码输出到所述码存储器。

【技术实现步骤摘要】

本专利技术涉及普通的半导体器件，特别涉及包括存储器的半导体器件、以及对该存储器进行测试的存储器测试方法。
技术介绍
一般地，在半导体存储器件中，有内置了差错校正电路(ECC电路errorchecking and correcting circuit)的ECC电路内置型半导体器件。在这种ECC电路内置型的半导体存储器件中，搭载了用于存储数据的数据存储器、以及用于存储ECC码的码存储器两种存储器(例如，参照USP.6295617)。在这样的半导体存储器件中，具有利用内置的测试电路和ECC电路，来进行存储器的测试的存储器测试方法(例如，参照日本专利公开公报2001-351389)。这种现有技术文献中记载的存储器测试方法，在存储器的读取速度的测试时，通过1位反转电路，在写入数据和ECC码中，将规定的1位进行反转，并将包含差错位的数据写入存储单元。并且是在读取时通过ECC电路，来设定测试条件，以进行数据的差错检测和校正的方法。在以往的存储器测试方法中，需要分别对数据存储器和码存储器执行测试。因此，与只有同容量的数据存储器的单体存储器的测试相比，测试处理所需的时间长。此外，需要与数据存储器和码存储器分别对应的测试电路。因此，成为导致测试成本增大的主要原因。
技术实现思路
根据本专利技术实施方式的半导体器件，包括存储数据的数据存储器；存储与所述数据对应的差错校正码(ECC码)的码存储器；以及将用于执行所述数据存储器的测试的测试码模式(test pattern)作为所述数据输出到所述数据存储器，并且，根据该测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器的差错校正单元(ECC单元)。附图说明图1表示本专利技术实施方式的半导体器件的主要部分的方框图；图2A至图2C表示该实施方式的测试码模式的具体例的图；图3用于说明该实施方式的ECC电路设计(scheme)的图；图4表示该实施方式的汉明矩阵的具体例的图；图5表示该实施方式的用于存储器测试的测试码模式的具体例的图；图6表示该实施方式的存储器测试步骤的示例图。具体实施例方式以下参照附图，说明实施方式。(半导体器件的结构)图1是表示实施方式的半导体器件的主要部分的方框图。本实施方式的半导体器件1具有存储数据的数据存储器10；存储差错校正码(ECC码)——码数据(冗长码)的码存储器11。作为该数据存储器10和码存储器11，例如可列举DRAM、SRAM、快闪存储器、FeRAM、MRAM等。此外，半导体器件1除了半导体存储器件以外，也可以是微处理器等的LSI芯片。而且，半导体器件1内置差错校正电路(ECC电路)12、接口(I/F)13、测试电路14。如后述那样，ECC电路12具有使用带有差错检测功能的汉明矩阵(或汉明码Hamming code)，生成用于存储在码存储器11中的码数据(码信息，以下表记为ECC码)的逻辑。此外，ECC电路12包括根据从数据存储器10或码存储器11读取出的数据(测试码模式或ECC码)来检测差错位的逻辑。测试电路14包括生成用于进行数据存储器10的存储器测试的测试码模式的逻辑，通过接口13在ECC电路12之间执行数据的输入输出。测试电路14是读取被写入在数据存储器10中的测试码模式，从而执行存储器测试的BIST(Built-In Self Test)逻辑电路。即，测试电路14通过ECC电路12和接口13，将测试码模式写入数据存储器10，将根据该测试码模式生成的码数据写入码存储器11。然后，测试电路14读取被写入在数据存储器10中的测试码模式，读取被写入在码存储器11中的码数据。由此，测试电路14将作为期待值的写入数据和作为存储器输出的读取数据进行比较，对存储单元的不良位进行检测。(存储器测试方法)实施方式的半导体器件1通过BIST逻辑电路——测试电路14，在执行数据存储器10的存储器测试时，同时执行码存储器11的存储器测试。为了实现这种测试，ECC电路12在将由测试电路14生成的测试码模式写入数据存储器10时，生成与该测试码模式对应的码数据。ECC电路12使用合适的汉明矩阵H(汉明码)，根据生成码数据(ECC码)的生成逻辑，由测试码模式生成具有差错检测功能的码数据，并将其输出到码存储器11(参照图2B、图2C)。再有，以下为了简明，说明作为码数据，使用汉明矩阵H(汉明码)来生成码信息(S)的情况，但该码数据也可以使用汉明码以外的逻辑来生成。在测试电路14执行数据存储器10的存储器测试时，ECC电路12根据从码存储器11读取出的码数据(ECC码)来检测差错位，并将该检测结果输出到测试电路14。以上的关键在于，在对数据存储器10写入测试码模式时，通过ECC电路12生成与该测试码模式的数据对应的码数据，并写入码存储器11中。由此，在测试电路14执行数据存储器10的测试时，使用ECC电路12，对码存储器11执行与数据存储器10等效的测试。以下，说明对码存储器11的测试的具体内容。(1)在存储了数据的数据存储器10和存储了码数据的码存储器11中，在各存储器10、11的所有地址中写入背景数据。作为背景数据，例如可使用重复数据(1010…)、(0101…)、以及相同数据(1111…)、(0000…)等。(2)接着，指定各存储器10、11的测试对象地址(最初的地址)，从该测试对象地址中读取数据。然后，将读取出的数据和背景数据(期待值)进行比较，进行各存储器10、11的测试对象地址的测试。(3)接着，在数据存储器10的测试对象地址中，至少将对一部分的数据位反转了背景数据后的数据作为测试码模式写入数据存储器10的测试对象地址。此时，在码存储器11的测试对象地址中，根据该测试码模式而被写入由ECC电路12生成的码数据。接着，通过从各存储器10、11的测试对象地址中读取数据，并与写入的数据进行比较，从而进行各存储器10、11的测试对象地址的测试。然后，改变测试对象地址，同时重复进行上述(2)和(3)的动作。在上述测试动作中，在输入用于测试数据存储器10的测试码模式时，码存储器11中的所有位进行0→1→0(或1→0→1)转换。由此，测试电路14可以执行0/1的写入(或读取)测试的固定不良校验、以及依赖数据转换时产生的一部分数据的不良校验。数据存储器10或码存储器11的差错检测由ECC电路12执行。测试电路14根据从ECC电路12输出的差错检测结果，将在测试码模式的写入之后产生、或再现性的某个差错位作为初始不良进行判定。这里，在使用具有N位以上(N为大于等于2的自然数)的差错检测功能的汉明矩阵的情况下，在测试码模式输入时，对于数据和码数据，需要进行任意的N位的组合的所有模式的校验。以下，参照图2A至图2C来说明汉明矩阵具有大于等于2的差错检测功能的情况。图2A至图2C是表示本实施方式的测试码模式的具体例的图。再有，在图2A至图2C中，为了简明，举例说明了数据位为8位的情况，省略了码位。这里，在数据位中，假设地址5的位为“1”的固定不良，地址7的位为“0”的固定不良。如图2B所示，数据模式为(1010…)的情况下，对于地址5的“1”的固定不良可以检测，但对于地址7的“0”的固定不良却不能检测。此外，如图2C所示，在测试码模式为(0101…)的情况下，对于地址本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　　　　存储数据的数据存储器；　　　　存储与所述数据对应的差错校正码（ＥＣＣ码）的码存储器；以及　　　　将用于执行所述数据存储器的测试的测试码模式作为所述数据输出到所述数据存储器，并且，由该测试码模式生成具有差错检测功能的码信息，作为所述ＥＣＣ码输出到所述码存储器的差错校正单元（ＥＣＣ单元）。

【技术特征摘要】
JP 2004-2-13 2004-0360771.一种半导体器件，包括存储数据的数据存储器；存储与所述数据对应的差错校正码(ECC码)的码存储器；以及将用于执行所述数据存储器的测试的测试码模式作为所述数据输出到所述数据存储器，并且，由该测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器的差错校正单元(ECC单元)。2.根据权利要求1的半导体器件，其特征在于，还包括通过读取被写入所述数据存储器的所述测试码模式和被写入所述码存储器的所述码信息，对所述数据存储器和所述码存储器同时进行测试的测试单元。3.根据权利要求2的半导体器件，其特征在于所述ECC单元根据从所述码存储器读取出的所述码信息来检测差错，所述测试单元根据所述ECC单元的差错检测结果，执行所述数据存储器和所述码存储器的测试。4.根据权利要求1的半导体器件，其特征在于所述ECC单元使用以矩阵的各行分量之和为奇数而构成的汉明矩阵，生成所述码信息。5.根据权利要求2的半导体器件，其特征在于所述ECC单元使用以矩阵的各行分量之和为奇数而构成的汉明矩阵，生成所述码信息。6.根据权利要求1的半导体器件，其特征在于所述ECC单元在所述测试码模式的所有位为“1”的情况下，生成所述码信息，以使由该测试码模式生成的码信息的所有位为“1”。7.根据权利要求2的半导体器件，其特征在于所述ECC单元在所述测试码模式的所有位为“1”的情况下，生成所述码信息，以使由该测试码模式生成的码信息的所有位为“1”。8.根据权利要求1的半导体器件，其特征在于所述ECC单元生成所述码信息，以使所述码信息的所有位根据所述测试码模式的输入而从“0”转换为“1”或从“1”转换为“0”。9.根据权利要求2的半导体器件，其特征在于所述ECC单元生成所述码信息，以使所述码信息的所有位根据所述测试码模式的输入而从“0”转换为“1”或从“1”转换为“0”。10.根据权利要求1的半导体器件，其特征在于所述ECC单元生成所述码信息，以使...

【专利技术属性】
技术研发人员：櫛田桂一，平林修，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]