堆积式体结构的半导体存储器件和驱动该器件字线的方法技术

公开了一种具有堆积式体结构的半导体存储器件，该结构能够对应于存储体选择地激活耦合到存储单元的字线。该半导体存储器件包括存储体组和解码单元。每个存储体组包括多个以堆积式体结构排列的存储体。解码单元在输出使能信号的控制下，响应于外部地址信号而产生解码的行地址信号，以分别地选择一个存储体。因此，该具有堆积式体结构的半导体存储器件具有较低的功耗和抗噪声地稳定操作，所述结构能够对应于存储体选择地激活耦合到存储单元的字线。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，具体地说涉及一种具有堆积式体(stacked bank)结构的半导体存储器件，其使能多个存储体的每一个存储体的解码的行地址信号，以及激活耦合到该多个存储体的每一个存储体的存储单元(cell)的字线。
技术介绍
诸如DRAM(动态随机访问存储器)之类的半导体存储设备包含以行和列排列的存储单元阵列。行和列的交叉点定义了存储单元位置的地址。通常，每个存储单元包含用于储存电荷的电容器和用于选通该电荷到位线上的晶体管。电荷是数据位的表达，而且存储在电容器中的电荷决定该位被认为是逻辑“1”还是逻辑“0”。通常，高电压代表逻辑“1”，而低电压代表逻辑“0”。在写操作期间，数据可以被储存在存储器中，并且在读操作期间可以被读出。在写周期中，当数据被存储到DRAM单元时电容器被充电，并且在随后的读周期中，当数据从存储单元被读出时，检测储存在电容器中的电荷量以估计该存储单元的逻辑状态。然而，通常的DRAM需要所谓的“刷新操作”，这是因为在存储单元中的电容器会遭受电荷泄漏以致于存储数据会丢失，除非电荷被周期性地刷新。刷新逻辑一般被用在DRAM上以自动执行周期性刷新。在常本文档来自技高网...

【技术保护点】
一种半导体存储器件，包含：多个存储体组，其中每个组包括排列在堆积式体结构中的多个存储体；以及解码单元，被配置以在输出使能信号控制下，响应于外部地址信号而产生解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一。

【技术特征摘要】
KR 2004-9-23 76556/041.一种半导体存储器件，包含多个存储体组，其中每个组包括排列在堆积式体结构中的多个存储体；以及解码单元，被配置以在输出使能信号控制下，响应于外部地址信号而产生解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一。2.如权利要求1所述的半导体存储器件，其中所述解码单元包含地址缓冲器，被配置以接收并锁存外部地址信号以产生行地址信号，该行地址信号对应于该外部地址信号；预解码单元，被配置以解码该行地址信号以产生预解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一；以及输出缓冲器单元，被配置以响应于该输出使能信号而对应于存储体选择地使能预解码的行地址信号，以生成解码的行地址信号。3.如权利要求1所述的半导体存储器件，其中每个存储体包含存储单元阵列；主解码单元，被配置以响应于解码的行地址信号而生成字线使能信号和字线升压信号，以分别地选择与该信号相关联的多个存储体之一；以及字线驱动单元，被配置以响应于该字线使能信号和字线升压信号而对应于存储体选择地激活存储单元阵列的字线。4.如权利要求3所述的半导体存储器件，其中在每个存储体组中的存储体被排列为两行。5.如权利要求4所述的半导体存储器件，其中所述主解码器单元位于第一行中的存储体和第二行中的存储体之间。6.如权利要求4所述的半导体存储器件，其中从所述解码器单元到每个存储体的信号路径的长度基本相同。7.如权利要求1所述的半导体存储器件，其中所述解码单元被配置以被排列在存储体组之间。8.如权利要求1所述的半导体存储器件，其中所述输出使能信号被配置成响应于行地址选通信号和体地址信号而对应于存储体选择地产生。9.如权利要求8所述的半导体存储器件，其中所述输出使能信号被配置成响应于体地址信号而对应于存储体选择地产生，以及被配置为由行地址选通信号来激活。10.如权利要求9所述的半导体存储设备，还包含用于生成输出使能信号的输出使能信号发生电路。11.如权利要求10所述的半导体存储器件，其中输出使能信号发生电路包含体选择信号发生电路，被配置以产生具有对应于存储体可选的脉冲形...

【专利技术属性】
技术研发人员：赵英喆，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]