【技术实现步骤摘要】
本专利技术涉及以1个存储单元存储2比特数据的非易失性存储装置用的存储器阵列电路。
技术介绍
专利文献1特开平11-203880号公报专利文献2特开2000-57794号公报专利文献3特开2004-335797号公报图2是上述专利文献1中记载的现有存储器阵列电路的结构图。该存储器阵列电路具有多个子块(SUBBLK)1(图中只记载1个)和1个多路复用器(MPX)2。子块1具有平行配置的多条字线WL0、WL1、...和与这些字线交叉配置的多条选择线SL0、SL1、...、以及被这些选择线包夹并且与字线交叉配置的多条副位线SBL0、SBL1、...。在字线WL和选择线SL的各交叉处设置存储单元MC0、MC1......(图中只记载与字线WL0对应的存储单元)。各存储单元MC通过在浮置栅极上蓄积的电荷的有无来存储数据,控制电极连接到字线WL上,漏电极连接到选择线SL上。此外,存储单元MC的源电极连接到对应的副位线SBL上。各选择线SL0、SL1、...分别通过由开关用的晶体管构成的漏极选择器DS0、DS1、...连接到共用电源线CDV上。第偶数个漏极选择器DS0、DS2、 ...
【技术保护点】
一种存储器阵列电路,其特征在于,具备:多条字线,平行地配置;多条副位线,与上述字线交叉并平行地配置;主位线,按上述副位线的邻接的每2条进行设置;非易失性的存储单元,设置在上述字线和上述副位线的各交叉处,控制电 极连接到该交叉处的字线上,第1电极连接到该交叉处的副位线上,第2电极连接到与该副位线邻接的副位线上,在通过该字线进行选择时改变施加在该第1以及第2电极之间的电压的方向,由此,能读写2比特的信息;漏极选择器,设置在上述副位线的一端和共 用电源之间,在提供漏极选择信号时将该副位线连接到该共用电源上 ...
【技术特征摘要】
JP 2005-4-26 2005-1273621.一种存储器阵列电路,其特征在于,具备多条字线,平行地配置;多条副位线,与上述字线交叉并平行地配置;主位线,按上述副位线的邻接的每2条进行设置;非易失性的存储单元,设置在上述字线和上述副位线的各交叉处,控制电极连接到该交叉处的字线上,第1电极连接到该交叉处的副位线上,第2电极连接到与该副位线邻接的副位线上,在通过该字线进行选择时改变施加在该第1以及第2电极之间的电压的方向,由此,能读写2比特的信息;漏极选择器,设置在上述副位线的一端和共用电源之间,在提供漏极选择信号时将该副位线连接到该共用电源上;源极选择器,设置在上述副位线的另一端和上述主位线之间,在提供源极选择信号时将该副位线连接到该主位线上;第1、第2、第3以及第4漏极选择线,用于向上述漏极选择器中的第4n(其中,n是0以上的整数)、第4n+1、第4n+2以及第4n+3个的各漏极选择器提供上述漏极选择信号;以及第1以及第2源极选择线,用于向上述源极选择器中的第偶数以及第奇数个的各源极选择器提供上述源极选择信号。2.一种存储器阵列电路,其特征在于,具备多条字线,平行地配置;n组副位线,与上述字线交叉并平行配置,将邻接的2m条(其中,n、m是多个)作为1组;2n条主位线,按上述...
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