半导体存储器件制造技术

本发明专利技术提供一种常规电压下不加长字线激活时间而用低电压也能高速执行写入运作的半导体存储器件。具有：由２个ＮＭＯＳ晶体管（ＭＮ５、ＭＮ６）构成并将其各自的源极连接到接地电位且一晶体管（ＭＮ５）的漏极连接一条位线（ＢＩＴ）而另一晶体管（ＭＮ６）的漏极连接另一条位线（ＮＢＩＴ）的写入电路（１０１）；以及产生写入数据（ＤＩ）的反相数据与写入用列选择信号（ＣＷ）的逻辑积（ＮＤＣＷ）并将该逻辑积（ＮＤＣＷ）输入到一晶体管（ＭＮ５）的栅极而且产生写入数据（ＤＩ）与写入用列选择信号（ＣＷ）的逻辑积（ＤＣＷ）并将该逻辑积（ＤＣＷ）输入到第１晶体管（ＭＮ６）的栅极的列选择和数据输入电路（１０２）。

【技术实现步骤摘要】

本专利技术涉及半导体存储器件，尤其涉及其写入方式。
技术介绍
参照图6的电路图，说明作为已有半导体存储器件的一个例子的SRAM。如图6所示，将存储单元100配置成阵列状，并将各存储单元100分别连接到字线WL、位线对(BIT、NBIT)。存储单元100如图7所示，利用共6个晶体管构成SRAM存储单元，这6个晶体管为2个PMOS负载用晶体管MP1和MP2、2个NMOS驱动用晶体管MN1和MN2以及2个NMOS传送用(access)晶体管MN3和MN4。即，将2个传送用晶体管MN3、MN4的栅极连接字线WL，将其漏极分别连接位线对BIT、NBIT。将2个负载用晶体管MP1、MP2的源极连接VDD(电源电位)，2个驱动用晶体管MN1、MN2的源极连接VSS(接地电位)。将负载用晶体管MP1的漏极连接驱动用晶体管MN3的源极、驱动用晶体管MN1的漏极、负载用晶体管MP2的栅极和驱动用晶体管MN2的栅极。将负载用晶体管MP2的漏极连接传送用晶体管MN4的源极、驱动用晶体管MN2的漏极、负载用晶体管MP1的栅极和驱动用晶体管MN1的栅极。又，如图6所示，在位线对BIT、NBIT上连接预充电电路103、读出用列选择器104、写入用列选择器701，而且设置2个PMOS晶体管MP5、MP6，以便使存储单元100保持的数据DATA、NDATA反相。这些晶体管MP5、MP6各自的源极连接VDD，并且晶体管MP5的栅极连接位线NBIT，漏极连接位线BIT，而晶体管MP6的栅极连接位线BIT，漏极连接位线NBIT。上述预充电电路103由3个PMOS晶体管MP7、MP8、MP9构成，其各自的栅极上输入预充电信号MPC，晶体管MP7的源极连接VDD，漏极连接位线BIT，而且晶体管MP8的源极连接VDD，漏极连接位线NBIT，晶体管MP9的源极和漏极分别连接位线BIT和NBIT。上述读出用列选择器104由2个PMOS晶体管MP3、MP4构成，并且其各自的栅极输入读出用列选择信号CR。将晶体管MP3的漏极连接位线BIT，晶体管MP4的漏极连接位线NBIT。又将这些晶体管MP3和MP4的源极连接读出电路105，读出电路105则通过该读出用列选择器104连接到位线BIT、NBIT。上述写入用列选择器701由2个NMOS晶体管MN7、MN8构成，并且其各自的栅极上输入写入用列选择信号CW。将晶体管MN7的漏极连接位线BIT，晶体管MN8的漏极连接位线NBIT。写入电路702由2个NMOS晶体管MN9、MN10构成，并将其各自的源极连接VSS，在晶体管MN9的栅极输入写入数据DI的反相数据，在晶体管MN10的栅极输入写入数据DI。然后，连接晶体管MN7的源极和晶体管MN9的漏极，连接晶体管MN8的源极和晶体管MN10的漏极。参照图8，说明用低于常规电压的电压进行写入时的上述组成的半导体存储器件的运作。启动写入时，预充电信号NPC为非激活状态，消除位线对BIT、NBIT的预充电。同时，写入用列选择信号CW为激活状态，根据数据信号DI、数据DI的反相数据，使位线对BIT、NBIT中一方的电位从VDD跌落。这时，晶体管的驱动能力因电压低而降低，所以在字线WL激活的期间不能充分选出位线对BIT、NBIT中一方的电位，如图8所示，不能使存储单元100保持的数据DATA、NDATA反相。为了解决这点，将字线WL的激活时间(脉冲宽度)设定得长，以充分选出位线对BIT、NBIT的电位，从而能使存储单元10的保持数据DATA、NDATA反相。例如JP2001-196904A中揭示了在宽大的工作电压范围调整脉冲宽度的专利技术。然而，依据低电压加长字线WL的激活时间(脉冲宽度)时，使常规电压下，字线WL的激活时间加长得超过需要的时间，存在工作频率降低的问题。还存在需要适应工作电压的外部命令的问题。因此，本专利技术的目的在于提供一种在常规电压下不加长字线激活时间而能用低电压执行高速写入运作的半导体存储器件。
技术实现思路
为了达到上述目的，本专利技术的半导体存储器件，包含由2个N型晶体管构成并将其各自的源极连接到接地电位，而且一N型晶体管的漏极连接一条位线，而另一N型晶体管的漏极连接另一条位线的写入电路；以及产生写入数据的反相数据与写入用列选择信号的逻辑积，并将该逻辑积输入到所述一N型晶体管的栅极，而且产生所述写入数据与所述写入用列选择信号的逻辑积，并将该逻辑积输入到所述另一N型晶体管的栅极的列选择和数据输入电路。根据上述组成，以不通过选择电路的方式将写入电路的N型晶体管的源极连接到接地电位，漏极连接到位线，从而在写入时，电路仅为1级N型晶体管，所以可在常规电压下不加长字线激活时间，而在低于常规电压的电压下高速选出位线电位，能电压低且高速地进行写入。而且，不需要适应工作电压的外部命令。又，本专利技术的半导体存储器件，将写入电路的2个N型晶体管的源极分别连接负电位。根据该组成，在写入时，使位线的电位为负电位，即便用低于常规电压的电压也能进一步高速写入。又，本专利技术的半导体存储器件，存储单元利用2个PMOS负载用晶体管；2个NMOS驱动用晶体管；以及2个NMOS传送用晶体管，构成SRAM存储单元，并且在写入时，对连接非选择字线的存储单元的至少2个NMOS传送用晶体管施加负向偏压。根据该组成，在写入时，使位线的电位为负电位，对所述位线上连接的非选择字线的存储单元的传送用晶体管施加负向偏压，从而非选择字线上连接的存储单元的传送用晶体管成为非导通状态，即使位线的电位为负电压，也保持连接非选择字线的存储单元的数据。又，本专利技术的半导体存储器件，所述列选择和数据输入电路根据所述写入用列选择信号的输入，激活所述写入电路的N型晶体管。根据该组成，能根据写入用列选择信号的输入执行写入运作。又，本专利技术的半导体存储器件，对所述写入电路的N型晶体管施加正向偏压。根据该组成，能利用施加正向偏压进一步高速地写入。综上所述，本专利技术的半导体存储器件具有在常规电压下不加长字线激活时间，而能在低于常规电压的电压下高速选出位线的电位，即便用低电压也能高速写入的效果。附图说明图1是本专利技术实施方式1的半导体存储器件的电路图。图2是示出该半导体存储器件的写入运作的特性图。图3是本专利技术实施方式2的半导体存储器件的电路图。图4是该半导体存储器件的存储单元的电路图。图5是示出该半导体存储器件的写入运作的特性图。图6是已有半导体存储器件的电路图。图7是该半导体存储器件的存储单元的电路图。图8是示出该半导体存储器件的写入运作的特性图。具体实施例方式下面，参考附图说明本专利技术的实施方式。对与图6的
技术介绍
(已有)的半导体存储器件的组成部分、图7的存储单元的组成部分相同的组成部分标注相同的标号，省略其说明。实施方式1图1是本专利技术实施方式1的半导体存储器件的组成图。本专利技术的实施方式1中，设置写入电路101；以及列选择和数据输入电路102，以代替
技术介绍
的写入用列选择器701和写入电路702。存储单元100的电路与图7的电路相同。写入电路101由2个NMOS晶体管MN5、MN6构成，并将其各自的源极连接VSS，将晶体管MN5的漏极连接位线BIT，将N型晶体管MN6的漏极连接位线NBIT。列选择和数据输入电路102产生写入数据DI的反相数据与本文档来自技高网...

【技术保护点】
一种半导体存储器件，具有：配置成栅格状的多个存储单元；激活所述各存储单元的字线；以及一对连接所述各存储单元的位线，其特征在于，包含由２个Ｎ型晶体管构成并将其各自的源极连接到接地电位，而且一Ｎ型晶体管的漏极连接 一条位线，而另一Ｎ型晶体管的漏极连接另一条位线的写入电路；以及产生写入数据的反相数据与写入用列选择信号的逻辑积，并将该逻辑积输入到所述一Ｎ型晶体管的栅极，而且产生所述写入数据与所述写入用列选择信号的逻辑积，并将该逻辑积输入到所述另一 Ｎ型晶体管的栅极的列选择和数据输入电路。

【技术特征摘要】
JP 2005-5-20 2005-1474291.一种半导体存储器件，具有配置成栅格状的多个存储单元；激活所述各存储单元的字线；以及一对连接所述各存储单元的位线，其特征在于，包含由2个N型晶体管构成并将其各自的源极连接到接地电位，而且一N型晶体管的漏极连接一条位线，而另一N型晶体管的漏极连接另一条位线的写入电路；以及产生写入数据的反相数据与写入用列选择信号的逻辑积，并将该逻辑积输入到所述一N型晶体管的栅极，而且产生所述写入数据与所述写入用列选择信号的逻辑积，并将该逻辑积输入到所述另一N型晶体管的栅极的列选择和数据输入电路。2.如权利要求1中所述的半导体存储器件，其特征在于，所述列选择和数据输入电路，根据所述写入用列选择信号的输入，激活所述写入电...

【专利技术属性】
技术研发人员：金原旭成，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]