电流限制电路及半导体存储装置制造方法及图纸

本发明专利技术的电流限制电路，具备：包含源极被施加给定的电源电压，经由漏极而供给输出电流的第１ＰＭＯＳ晶体管，把该输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与第１ＰＭＯＳ晶体管相同的第２ＰＭＯＳ晶体管中流过了给定的电流的状态下，给定的电源电压和向第１ＰＭＯＳ晶体管供给的栅极电压的差与第２ＰＭＯＳ晶体管的阈值电压一致，从而产生所述栅极电压的栅极电压产生电路。

【技术实现步骤摘要】

本专利技术涉及具备对比特线和字线的短路缺陷所涉及的漏泄电流的增大进行抑制的构成的半导体存储装置的

技术介绍
在一般DRAM中，特别是对于待机时流过的电流，人们强烈要求将其降低。待机时的DRAM中产生的问题之一是比特线和字线的短路缺陷所引起的漏泄电流的增大。在现有DRAM中为了救济在通常的存储单元中产生了的缺陷，一般采用设置冗长单元的构成。根据这样的构成，可以由冗长单元来置换产生了比特线和字线的短路缺陷的不良单元。不过，即使通过冗长单元所涉及的置换使不良单元良品化，因为比特线和字线的短路缺陷所涉及的漏泄电流在待机时依然流过，所以也会成为成品率降低的原因。有人提出了使如上所述的比特线和字线的短路缺陷所涉及的漏泄电流降低的方法(例如，参照日本专利第3280223号公报)。图10表示采用了这种方法的DRAM的电路构成的一个例子。在图10所示的电路构成中，设置了与比特线对BLT、BLN连接的均衡电路50和对从比特线预充电电压VHB流向均衡电路50的电流进行限制的电流限制元件51。均衡电路50由各自的栅极被施加了控制信号EQ的3个NMOS晶体管构成，电流限制元件51由漏极与均衡电路50的节点N10连接了的PMOS晶体管TP10构成。PMOS晶体管TP10中，比特线预充电电压VHB施加在源极上，并且一定的电压V0施加在栅极上。还有，对形成PMOS晶体管TP10的N阱施加反馈偏置用的电压VPP。在此状态下均衡电路50的均衡动作(動作)进行的话，通过均衡电路50向比特线对BLT、BLN流动的电流就被流过PMOS晶体管TP10的电流所限制。通过适当设定电压V0，即使在比特线和字线的短路缺陷存在的场合，也能按照PMOS晶体管TP10的特性来设定希望的限制电流。然而，在图10的构成中，在对PMOS晶体管TP10的栅极施加了一定的电压V0的场合，随着PMOS晶体管TP10的阈值电压的变动，限制电流也会变动，这是存在的问题。图11表示图10的PMOS晶体管TP10的亚域值(サブスレッショルド)特性的一个例子。在图11中，用图表表示PMOS晶体管TP10的栅极·源极间电压VGS和漏极电流IDS的关系。漏极电流IDS在域值区域按指数函数变化，因而在纵轴上表示其绝对值|IDS|的对数。可知在此场合，VGS变化0.1V的话，|IDS|变化约1位。此处，PMOS晶体管的阈值电压Vtp定义为|IDS|为1.0μA时的VGS。一般而言，PMOS晶体管的阈值电压Vtp在100℃的温度变动下变动约0.2V，并且还有制造时的偏差所涉及的变动。在图11中，考虑阈值电压Vtp的变动，比较了各自不同的3种特性C1、C2、C3。以与Vtp＝-1.0V对应的特性C1为基准，在Vtp的绝对值减小了的场合，移至(Vtp＝-0.9V)特性C2，在Vtp的绝对值增加了的场合，移至(Vtp＝-1.1V)特性C3。如图11所示，在VGS＝-1.0V的条件下，在特性C1中成为|IDS|＝1.0μA(动作点A1)。例如，在图10的电路构成中，设定为VHB＝0.6V，V0＝-0.4V。并且，以特性C1的动作点A1为基准，在PMOS晶体管中假定如上所述的阈值电压Vtp的变动的话，在同样的VGS＝-1.0V的条件下，在特性C2中成为|IDS|＝10μA(动作点A2)，在特性C3中成为|IDS|＝0.1μA(动作点A3)。这样，动作点A1、A2、A3的变动极大，结果，对限制电流单元51设定了的限制电流也会很大地变动。在图10中，即使设定了同一电压条件，也不能避免PMOS晶体管TP10的阈值电压Vtp由于温度、制造偏差而变动的情况，有可能不能抑制比特线和字线的短路缺陷所引起的漏泄电流的影响。
技术实现思路
本专利技术的目的在于提供一种在半导体存储装置中的比特线和字线的短路缺陷所涉及的漏泄电流流过的场合，对通过均衡电路流过的电流进行限制，并且使其不受依赖于电压、温度而变动的阈值电压的特性的影响，能使其常保持在一定的限制电流的范围内，可靠性高的半导体存储装置。本专利技术的电流限制电路的方式具备以下部分而构成包含源极被施加给定的电源电压，经由漏极而供给输出电流的第1PMOS晶体管，把上述输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与上述第1PMOS晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，上述给定的电源电压和向上述第1PMOS晶体管供给的栅极电压的差与上述第2PMOS晶体管的阈值电压一致，从而产生上述栅极电压的栅极电压产生电路。根据本专利技术的电流限制电路，在从第1PMOS晶体管供给的输出电流被限制在给定的限制电流的范围内，第1PMOS晶体管的阈值电压发生变动的场合，通过第2PMOS晶体管的作用，使限制电流保持一定。由于某种原因，第1PMOS晶体管的阈值电压发生变动的话，动作特性相同的第2PMOS晶体管的阈值电压就会联动变化，在保持限制电流一定的方向施以反馈。因而，不受温度、制造偏差所涉及的阈值电压的变动所涉及的影响，能把输出电流保持为一定的限制电流，能提高电路动作的可靠性。在本专利技术的电流限制电路中，也可以构成为，上述栅极电压产生电路包含对由上述第2PMOS晶体管和电阻组成的串联电路的中间节点上的电压电平进行检测的电平检测电路，产生按照上述电平检测电路的检测输出而受到电平控制的上述栅极电压。在本专利技术的电流限制电路中，也可以构成为，上述电平检测电路包含一方输入端子与上述中间节点连接并且另一方输入端子被施加了上述给定的电源电压的比较器，上述第2PMOS晶体管的漏极及栅极被施加上述栅极电压，上述第2PMOS晶体管的源极与上述电阻连接，上述串联电路中的上述电阻侧的一端被施加电平比上述给定的电源电压高的第1固定电压。在本专利技术的电流限制电路中，也可以构成为，包含一方输入端子被施加上述栅极电压并且另一方输入端子与上述中间节点连接了的比较器，上述第2PMOS晶体管的源极被施加上述给定的电源电压，上述第2PMOS晶体管的漏极及栅极与上述电阻连接，上述串联电路中的上述电阻侧的一端被施加电平比上述栅极电压低的第2固定电压。在本专利技术的电流限制电路中，也可以构成为，上述电阻由串联连接的一个或多个可变电阻构成。本专利技术的半导体存储装置的方式是具有在按矩阵状配置的多个比特线和多个字线的交叉部设置了的多个存储单元的半导体存储装置，具备以下部分而构成与上述多个比特线中的构成互补对的比特线对连接的均衡电路；包含源极被施加比特线预充电电压，经由漏极而向上述均衡电路供给电流的第1PMOS晶体管，把上述电流的大小限制在给定的限制电流的范围内的电流限制元件；以及进行反馈控制，使得在工艺及动作特性大体上与上述第1PMOS晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，上述比特线预充电电压和向上述第1PMOS晶体管供给的栅极电压的差与上述第2PMOS晶体管的阈值电压一致，从而产生上述栅极电压的栅极电压产生电路。根据本专利技术的半导体存储装置，在从第1PMOS晶体管向均衡电路供给的电流被限制在给定的限制电流的范围内，第1PMOS晶体管的阈值电压发生变动的场合，通过第2PMOS晶体管的作用，使限制电流保持一定。例如，在限制比特线和字线的短路缺陷所引起的漏泄电本文档来自技高网...

【技术保护点】
一种电流限制电路，具备：包含源极被施加给定的电源电压，经由漏极而供给输出电流的第１ＰＭＯＳ晶体管，把所述输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与所述第１ＰＭＯＳ晶 体管相同的第２ＰＭＯＳ晶体管中流过了给定的电流的状态下，所述给定的电源电压和向所述第１ＰＭＯＳ晶体管供给的栅极电压的差与所述第２ＰＭＯＳ晶体管的阈值电压一致，从而产生所述栅极电压的栅极电压产生电路。

【技术特征摘要】
JP 2005-7-11 2005-2011571.一种电流限制电路，具备包含源极被施加给定的电源电压，经由漏极而供给输出电流的第1PMOS晶体管，把所述输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与所述第1PMOS晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，所述给定的电源电压和向所述第1PMOS晶体管供给的栅极电压的差与所述第2PMOS晶体管的阈值电压一致，从而产生所述栅极电压的栅极电压产生电路。2.根据权利要求1所述的电流限制电路，其中，所述栅极电压产生电路包含对由所述第2PMOS晶体管和电阻组成的串联电路的中间节点上的电压电平进行检测的电平检测电路，产生按照所述电平检测电路的检测输出而受到电平控制的所述栅极电压。3.根据权利要求2所述的电流限制电路，其中，所述电平检测电路，包含一方输入端子与所述中间节点连接并且另一方输入端子被施加了所述给定的电源电压的比较器，所述第2PMOS晶体管的漏极及栅极被施加所述栅极电压，所述第2PMOS晶体管的源极与所述电阻连接，所述串联电路中的所述电阻侧的一端被施加电平比所述给定的电源电压高的第1固定电压。4.根据权利要求2所述的电流限制电路，其中，所述电平检测电路，包含一方输入端子被施加所述栅极电压并且另一方输入端子与所述中间节点连接了的比较器，所述第2PMOS晶体管的源极被施加所述给定的电源电压，所述第2PMOS晶体管的漏极及栅极与所述电阻连接，所述串联电路中的所述电阻侧的一端被施加电平比所述栅极电压低的第2固定电压。5.根据权利要求4所述的电流限制电路，其中，所述电阻由串联连接的一个或多个可变电阻构成。6....

【专利技术属性】
技术研发人员：塚田修一，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]