半导体存储器、读出放大器电路和存储器单元读取方法技术

一种半导体存储器器件包括：存储器单元、读出线以及经由读出线连接到存储器单元的读出放大器电路。读出放大器电路包括差动读出放大器、上拉部分、读选通晶体管以及阈值校正部分。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器器件，其包括经由读出线(sense line)连 接到存储器单元的读出放大器(sense amplifier)电路； 一种适合于读半导体 存储器器件的存储器单元的读出放大器电路；以及一种存储器单元读取方法。
技术介绍
在半导体存储器器件中，单元电流的量值取决于存储器单元的存储状态。 与单元电流的量值相关的所存储的数据被读。最近几年，在非易失性存储器 的开发方面已取得新的进展。在两端可变电阻型非易失性存储器中，公知的是自旋注入存储器(spin injection memory)(参考序号为2003-17782P的日本专利公开物和序号为 2006-196612的日本专利公开物)。自旋注入存储器利用了这样一种现象其中，磁物质的磁化状态因被注 入磁物质中的自旋极化导电电子和负责》兹物质磁化的电子自旋之间的相互作 用而改变。将描述一种作为存储器元件的隧道磁致电阻元件(以下，将其称为 TMR)。基本上，隧道磁致电阻元件TMR具有分层的结构，该分层的结构包括由 如图1所示的隧道阻挡层(tunnel barrier layer ) 101分隔的两个磁物质层。磁物质层之一是固定磁化层102,其被设计旨在令磁化条件保持不变。 另一磁物质层为自由磁化层103，其被设计旨在沿平行或者不平行于固定磁 化层102的磁化方向的方向获取稳定的磁化状态。具有两个磁物质层(固定磁化层102和自由磁化层103)的叠片薄膜，展示了 一种磁致电阻效应(MR效应)，该MR效应根据被形成于这两个层的 磁化方向之间的角度导致导电的变化。通过在该叠片薄膜的两端上施加电压 来读取所存储的数据，以便输出电流。由于MR效应，输出电流的量值取决 于根据自由磁化层103的磁化方向而变化的电阻。由流经隧道磁致电阻元件 TMR的隧道电流所产生的MR效应#皮称为TMR效应。图2图示了使用隧道i兹致电阻元件TMR的自旋注入存储器中的单元配 置。图3图示了存储器单元的等效的电路图。以图形图示的存储器单元MC具有隧道磁致电阻元件TMR和选择晶体 管ST。隧道》兹致电阻元件TMR的一端被连接到位线BL，并且其另 一端^f皮连接 到选择晶体管ST的漏极。选择晶体管ST的源极被连接到源极线SL，并且 其栅极被连接到字线WL。接下来，将描述隧道磁致电阻元件TMR的电特性。在隧道》兹致电阻元件TMR中，隧道电流产生；兹化转换(将其称为自旋注 入磁化转换)。这导致了电存储器特性的变化，即，电阻滞后特性。图4图示了隧道磁致电阻元件TMR的电流与电压对比的特性(滞后特 性)。参考图1,从固定磁化层102到自由磁化层103的电流流动的方向是图 4中单元电流的正方向。沿图4中的水平轴的单元施加的电压向固定磁化层 102给出了相对于自由磁化层103的电位的正或负电压。所图示的电特性展示了在经过零电流之后具有相对大斜率的低电阻状态 和在经过零电流之后具有相对小斜率的高电阻状态。例如，当单元施加的电 压在0,5和l.OV之间时，如果在低电阻状态下单元施加的电压增大，则发生 状态变化(过渡至高电阻)，如图4中的箭头Ah所示。另一方面，例如，当 单元施加的电压在-0.5和-1.0V之间时，如果在高电阻状态下单元施加的电压 减小，则产生另一状态变化(过渡至低电阻)，如图4中的箭头A1所示。单元操作被控制，以通过把单元施加的电压设置为l.OV，来产生向高电 阻状态的过渡，以及通过把单元施加的电压设置为-1.0V，来产生向低电阻状 态的过渡。显然，根据以上所描述的电特性，如果把所述两个状态与二进制数据相 关联，则把数据写至存储器是可能的，因为数据变换(inversion)是可能的。更具体地，通过把单元施加的电压设置为l.OV，可以写数据O (WriteO)。 相反，通过把单元施加的电压设置为-1.0V,可以写数据'T， (Writel)。在存储器读操作中，例如，把约0.3V的电位施加到存储器单元，以实现 实质上高的磁致电阻率(MR率)。此时，隧道磁致电阻元件TMR的电阻取 决于写状态。因此，能够通过读电阻值来判断TMR是处于高电阻状态(写数 据0)还是低电阻状态(写数据'T，)。尽管以上的描述适用于这样一种情况在WriteO (向高电阻过渡) 一侧 执行读操作，但例如，通过把大约-0.3V的电压施加到存储器单元，在Writel (向低电阻过渡)一侧执行读操作也是可行的。此时，读电阻值之间的差越大，越容易区分数据0和数据'T，。因此， 在写操作(读电压)期间，施加到单元的电压的绝对值越大越好。然而，增 大读电压的绝对值可能使提供能够产生状态过渡的过渡电压的容限(margin ) 变得困难，可能导致被连接到同一位线的存储器单元的错写(读干扰)。为了 防止读干扰，在读操作期间，必须用精度对单元施加的电压进行控制。另外， 如果MR率取决于单元施加的电压，则在进行读操作之前，必须实现最佳MR 率。 -在这些情况下，已知这样一种技术为了确保读干扰容限，从具有隧道 磁致电阻元件TMR的存储器单元(或参考单元)产生读出放大器参考电压(例 如，序号为2002-197853的日本专利公开物，以下将其称为专利文献3 )。在专利文献3中，通过在读出节点和位线之间插入电压选通晶体管 (V-gate Tr. ( NMOS ))来控制单元施加的电压。这一晶体管用作导致电压降 的电压控制装置。然后，通过把电压选通晶体管的栅极电压设置成VBIAS (Vdd和GND电位之间的中间电压)，来控制被施加到单元的位线电压。图5图示了可应用诸如上述专利文献3的技术的部分列电路。在以图形图示的列电路中，把具有MR元件的存储器单元MC连接在被 维持于GND电位的源极线SL和位线BL之间。另外，^t巴电压选通晶体管 Mn ( V-gate Tr. (NMOS ))连接在位线BL和源极电压Vdd的馈电线(supply line)之间。尽管未具体图示，但把适合于生成参考电压的电压生成电路连接 到电压选通晶体管Mn的栅极。电压生成电路具有在存储器单元之后建模 (model)的参考单元，并且具有存储器单元的一半的MR率。这一电路用^于 生成被施加到电压选通晶体管Mn的栅极的VBIAS 。向存储器单元阵列的每一 列提供该列电路。把两种类型的列电路彼此相邻形成作为一对， 一个列电路被施加VBIAS,电压不太大的另一列电路被电压选通晶体管控制。把读出放大器连接在两个列电路的位线之间，以执行读操作。作为消除用作向位线施加电压的开关的晶体管的特性变化的影响的示 例，存在着一种使用负反馈放大器来控制晶体管选通电压的方法(例如，序号为2004-103212的日本专利公开物和序号为2003-529879的日本专利公开 物，以下将它们称为专利文献4和5)。图6图示了专利文献4中所给出的示意配置。在以图形图示的电路中，把具有MR元件的存储器单元MC连接在被维 持于GND电位的源极线SL和位线BL之间。另夕卜，把NMOS晶体管Mn( V-gate Tr.)和电流源IS连接在位线BL和源极电压Vdd的馈电线之间。把负反馈放大器NFA的输出连接到NMOS晶体管Mn的栅极。把负反馈 放大器NFA的反相输入-连接到NMOS晶体管Mn的源极，而把电位本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包括：　　　　存储器单元；　　　　读出线；以及　　　　经由所述读出线连接到所述存储器单元的读出放大器电路；其中，　　　　所述读出放大器电路包括　　　　差动读出放大器，该差动读出放大器具有第一和第二差动输入，而且将参考电压供应给其第二差动输入，　　　　上拉部分，适合于把所述第一差动输入上拉至恒定电压，　　　　读选通晶体管，被连接在所述读出线和所述第一差动输入之间，而且，适合于在响应于单元电流、所述读出线的电位下降到低于初始电压的情况下导通，以及　　　　阈值校正部分，适合于通过接通或者断开给定晶体管的二极管连接，来生成从所述初始电压校正的电压，所述给定晶体管的阈值电压对所述读出线的电位的影响将被消除，而且，该阈值校正部分还适合于把校正后的电压施加到所述读选通晶体管的控制端。

【技术特征摘要】
JP 2007-1-9 001548/07;JP 2007-5-2 121404/071.一种半导体存储器器件，包括存储器单元；读出线；以及经由所述读出线连接到所述存储器单元的读出放大器电路；其中，所述读出放大器电路包括差动读出放大器，该差动读出放大器具有第一和第二差动输入，而且将参考电压供应给其第二差动输入，上拉部分，适合于把所述第一差动输入上拉至恒定电压，读选通晶体管，被连接在所述读出线和所述第一差动输入之间，而且，适合于在响应于单元电流、所述读出线的电位下降到低于初始电压的情况下导通，以及阈值校正部分，适合于通过接通或者断开给定晶体管的二极管连接，来生成从所述初始电压校正的电压，所述给定晶体管的阈值电压对所述读出线的电位的影响将被消除，而且，该阈值校正部分还适合于把校正后的电压施加到所述读选通晶体管的控制端。2. 根据权利要求1所述的半导体存储器器件，所述读出放大器电路包括 差动读出放大器，具有第一和第二差动输入，而且将参考电压供应给其第二差动输入；上拉部分，适合于把所述第一差动输入上拉至恒定电压；二极管连接开关电路部分，具有连接在所述第一差动输入和所述读出线 之间、且能够通过短路所述第一差动输入和所述控制端来控制二极管连接的 接通与断开的读选通晶体管；以及充电/放电开关电路部分，适合于对在二极管连接状态下的二极管连接 路径进行预充电，以使该路径进入浮动状态，而且该充电/放电开关电路部 分还适合于根据所述读选通晶体管的阈值电压把部分预充电电压放电到所述 初始电压的馈电线；其中，所述读出放大器电路断开二极管连接，以通过所述差动读出放大器读出 所述第一差动输入的电压。3. 根据权利要求2所述的半导体存储器器件，其中，充电/放电开关电路部分通过在设置预充电电压之后使二极管连接状态 下的二极管连接路径进入浮动状态，把所述读出线电连接到所述初始电压的馈电线，并且把部分预充电电压放电到所述初始电压的馈电线，直至所述读 选通晶体管被截止，来把所述第一差动输入设置为等于所述初始电压加上所 述阈值电压的电压电平。4. 根据权利要求2所述的半导体存储器器件，其中，所述读出线和所述初始电压的馈电线之间的连接和所述二极管连接均被 切断，在浮动状态下被维持在所述第一差动输入处的电压经由截止的所述读选 通晶体管被供应给所述存储器单元，以及被维持在所述第一差动输入处、随流经所述存储器单元的电流的变化而 变4匕的电压净皮读出。5. 根据权利要求2所述的半导体存储器器件，所述二极管连接开关电路 部分包括第一晶体管，用作所述读选通晶体管；以及第二晶体管，被连接在所述第一晶体管的第一差动输入的连接端和所述 控制端之间，所述充电/放电开关电路部分包括第三晶体管，被连接在所述预充电电压的馈电线和所述第一差动输入之 间，以及第四晶体管，被连接在电连接到所述读出线的第 一晶体管的源极和所述 初始电压的々责电线之间。6. 根据权利要求5所述的半导体存储器器件，其中， 适合于上拉所述第一差动输入的电位的所述上拉部分包括第五晶体管，该第五晶体管适合于在所述差动读出放大器的电压读出期间导通，以确保电 源供给路径。7. 根据权利要求2所述的半导体存储器器件，其中， 所述预充电电压比所述初始电压高了所述读选通晶体管的阈值电压或者更多。8. 根据权利要求1所述的半导体存储器器件，所述阈值校正部分包括 差动放大器，其具有构成差动输入对的两个差动晶体管；初始电压设置部分，适合于把所述差动放大器的差动晶体管之一的控制 端设置为所述初始电压；负反馈电路部分，适合于把所述差动放大器的另一差动晶体管设置为所述初始电压，用于在浮动状态下连接到所述读出线；二极管连接控制部分，适合于控制所述差动晶体管之一的二极管连接的 接通与断开。9. 一种读出放大器电路，适合于当读出线被施加了给定的初始电压之后 所述读出线在电压上处于浮动状态时、检测随流经所述读出线的电流而变化 的所述读出线的电压，所述读出放大器电路包括差动读出放大器，具有第一和第二差动输入，而且将参考电压供应给其 第二差动输入；上拉部分，适合于...

【专利技术属性】
技术研发人员：北川真，大涉，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]